| 主权项 |
1.一种制作沟渠电容的方法,包含有: 提供一半导体基底; 蚀刻该半导体基底,形成一具有第一深度之第一沟 渠开口; 于该第一沟渠开口之内壁上沈积一侧壁子层(spacer layer); 非等向性蚀刻该侧壁子层,以于该第一沟渠开口之 侧壁上形成一侧壁子,且经由该第一沟渠开口继续 蚀刻该半导体基底,形成一具有第二深度之第二沟 渠开口; 进行一热氧化制程,以于该第二沟渠开口下部,未 被该侧壁子覆盖之沟渠开口内壁上形成一矽氧层; 非等向性蚀刻该矽氧层,以于该第二沟渠开口之侧 壁上自行对准(self-aligned)形成一颈氧化层,且经由 该第二沟渠开口继续蚀刻该半导体基底,形成一具 有第三深度之深沟渠开口; 掺杂该深沟渠开口之下部以及底部,形成一掺杂区 ,用来作为该沟渠电容之第一电极; 于该颈氧化层下方之该深沟渠开口内壁上形成一 电容介电层; 于该深沟渠开口内填入一第一导电层,作为该沟渠 电容之第二电极;及 进行凹陷回蚀(recess etching)该第一导电层,使其上 表面低于该半导体基底表面,但高于该颈氧化层。 2.如申请专利范围第1项所述之制作沟渠电容的方 法,其中在进行凹陷回蚀该第一导电层之后,该方 法另包含有下列步骤: 去除未被该第一导电层覆盖之该侧壁子; 于该第一导电层上沈积一第二导电层; 凹陷回蚀该第二导电层,使其上表面低于该半导体 基底表面;以及 于该第二导电层上沈积一沟渠上氧化层。 3.如申请专利范围第2项所述之制作沟渠电容的方 法,其中该第一导电层系为掺杂多晶矽所构成。 4.如申请专利范围第2项所述之制作沟渠电容的方 法,其中该第二导电层系为掺杂多晶矽所构成。 5.如申请专利范围第1项所述之制作沟渠电容的方 法,其中该第一深度约为0.2-0.8微米(micrometer)。 6.如申请专利范围第5项所述之制作沟渠电容的方 法,其中该第一深度约为0.5微米。 7.如申请专利范围第1项所述之制作沟渠电容的方 法,其中该第二深度约为0.8-1.5微米。 8.如申请专利范围第7项所述之制作沟渠电容的方 法,其中该第二深度约为1.0微米。 9.如申请专利范围第1项所述之制作沟渠电容的方 法,其中该第三深度约为6.0至9.5微米。 10.如申请专利范围第9项所述之制作沟渠电容的方 法,其中该第三深度约为7.5微米。 11.如申请专利范围第1项所述之制作沟渠电容的方 法,其中该侧壁子层系为氮化矽所构成。 12.如申请专利范围第1项所述之制作沟渠电容的方 法,其中该侧壁子的厚度约介于30埃至50埃之间。 13.如申请专利范围第1项所述之制作沟渠电容的方 法,其中该电容介电层系为ONO介电层。 14.一种制作沟渠电容的方法,包含有: 提供一半导体基底,其上叠设有一衬垫层、一第一 蚀刻抵挡层以及一第二蚀刻抵挡层; 蚀刻该第二蚀刻抵挡层、该第一蚀刻抵挡层、该 衬垫层以及该半导体基底,以于该半导体基底内形 成一具有第一深度之第一沟渠开口; 于该第一沟渠开口之内壁上以及该第二蚀刻抵挡 层上沈积一侧壁子层; 非等向性蚀刻该侧壁子层,以于该第一沟渠开口之 侧壁上形成侧壁子,且经由该第一沟渠开口继续蚀 刻该半导体基底,形成一具有第二深度之第二沟渠 开口; 进行一热氧化制程,以于该第二沟渠开口下部,未 被该侧壁子覆盖之沟渠开口内壁上形成一矽氧层; 利用该第一蚀刻抵挡层以及第二蚀刻抵挡层为蚀 刻硬遮罩,非等向性蚀刻该矽氧层,以于该第二沟 渠开口之侧壁上自行对准形成一颈氧化层,且经由 该第二沟渠开口继续蚀刻该半导体基底,形成一具 有第三深度之深沟渠开口; 去除剩余之该第一蚀刻抵挡层; 掺杂该深沟渠开口之下部以及底部,形成一掺杂区 ,用来作为该沟渠电容之第一电极; 于该颈氧化层下方之该深沟渠开口内壁上形成一 电容介电层; 于该深沟渠开口内填入一第一导电层,作为该沟渠 电容之第二电极;及 进行凹陷回蚀(recess etching)该第一导电层,使其上 表面低于该半导体基底表面,但高于该颈氧化层。 15.如申请专利范围第14项所述之制作沟渠电容的 方法,其中在进行凹陷回蚀该第一导电层之后,该 方法另包含有下列步骤: 去除未被该第一导电层覆盖之该侧壁子; 于该第一导电层上沈积一第二导电层; 凹陷回蚀该第二导电层,使其上表面低于该半导体 基底表面; 于该第二导电层上沈积一沟渠上氧化层,使该沟渠 上氧化层之上表面与该衬垫层之侧壁构成一凹陷 口; 于该凹陷口之该衬垫层之侧壁上形成一氮化矽侧 壁子;以及 于该凹陷口内填入一矽氧层,该矽氧层之上表面约 略与该衬垫层表面齐平。 16.如申请专利范围第15项所述之制作沟渠电容的 方法,其中该第一导电层系为掺杂多晶矽所构成。 17.如申请专利范围第15项所述之制作沟渠电容的 方法,其中该第二导电层系为非晶矽所构成。 18.如申请专利范围第14项所述之制作沟渠电容的 方法,其中该侧壁子层系为氮化矽所构成。 19.如申请专利范围第14项所述之制作沟渠电容的 方法,其中该侧壁子的厚度约介于30埃至50埃之间 。 20.如申请专利范围第14项所述之制作沟渠电容的 方法,其中该第一深度约为0.2-0.8微米。 21.如申请专利范围第14项所述之制作沟渠电容的 方法,其中该第二深度约为0.8-1.5微米。 22.如申请专利范围第14项所述之制作沟渠电容的 方法,其中该第三深度约为6.0至9.5微米。 图式简单说明: 第1图至第11图为习知制作沟渠电容DRAM之方法示意 图。 第12图至第22图为依据本发明第一较佳实施例制作 沟渠电容DRAM之方法示意图。 第23图至第25图为依据本发明第二较佳实施例制作 沟渠电容DRAM之方法示意图。 |
