| 主权项 |
1.一种记忆体细胞单元,其包括: 一半导体基板,其具有一提供作为一位于其一表面 之至少一部分中的源极扩散层之高浓度杂质扩散 层; 一柱形半导体层,其提供于该半导体基板之上并与 该半导体基板垂直,且其具有一提供于其一最上部 分中之汲极扩散层及一提供于其一整个底部部分 中之第一低浓度杂质扩散层; 一记忆体细胞排列,其包括复数个记忆体细胞,该 等记忆体细胞提供于该柱形半导体层之一周边壁 中并垂直于该基板而串联连接,该等记忆体细胞均 具有一电荷储存层及一控制闸极; 一提供于该记忆体细胞排列之一下端处的第二杂 质扩散层;及 一选择电晶体,其具有一提供于该柱形半导体层之 该周边壁周围的闸电极,且其连接该第二杂质扩散 层与该第一杂质扩散层; 其中该第一杂质扩散层延伸至以与该选择电晶体 之该闸电极相反的关系而提供于该柱形半导体层 之该周边壁中的一通道区域之一部分内。 2.如请求项1之记忆体细胞单元,其进一步包括一提 供于该记忆体细胞阵列之每两个邻近记忆体细胞 之间的第三杂质扩散层,其中安置于以与该闸电极 相反之关系而提于该柱形半导体层中的该通道区 域之相对面上的该第一杂质扩散层与该第二杂质 扩散层之间的一距离大于该第二杂质扩散层与该 第三杂质扩散层之间的一距离或大于安置于该等 记忆体细胞中之每一记忆体细胞之一通道区域的 相对面上之该等第三杂质扩散层之间的一距离。 3.如请求项1之记忆体细胞单元,其进一步包括一提 供于该源极扩散层下方的低浓度杂质扩散层,其中 该源极扩散层藉由插入提供于该源极扩散层下方 的该低浓度杂质扩散层而接触该基板。 4.一种非挥发性半导体装置,其包括以一矩阵组态 纵向及横向排列之复数个记忆体细胞单元,其中该 等记忆体细胞单元均包括如请求项1至3任一项中 之一记忆体细胞单元。 5.一种用于对一记忆体细胞阵列中之一所选记忆 体细胞执行一写入操作的记忆体细胞阵列驱动方 法,该记忆体细胞阵列包括以一矩阵组态纵向及横 向排列之复数个记忆体细胞单元及控制闸极线,该 等记忆体细胞单元均包括:一半导体基板,其具有 一提供作为一位于其一表面之至少一部分中的源 极扩散层之高浓度杂质扩散层;一柱形半导体层, 其提供于该半导体基板之上并与该半导体基板垂 直,且其具有一提供于其一最上部分中之汲极扩散 层及一提供于其一整个底部部分中之第一低浓度 杂质扩散层,该柱形半导体层与该半导体基板电绝 缘;一记忆体细胞排列,其包括复数个记忆体细胞, 该等记忆体细胞提供于该柱形半导体层之一周边 壁中并垂直于该基板而串联连接,该等记忆体细胞 均具有一电荷储存层及一控制闸极;一提供于该记 忆体细胞排列之一下端处的第二杂质扩散层;及一 选择电晶体,其连接该第二杂质扩散层与该第一杂 质扩散层,通常将该等记忆体细胞单中之该等记忆 体细胞的该等控制闸极连接至该等对应的控制闸 极线,该驱动方法包括以下步骤: (s1)将一正源极电压施加至该等个别记忆体细胞单 元之该等源极扩散层; (s2)将一接地电压施加至一包括该所选记忆体细胞 之记忆体细胞单元的一汲极扩散层; (s3)将一写入电压施加至一连接至该所选记忆体细 胞的控制闸极线;及 (s4)将一防写电压施加至不包括该所选记忆体细胞 之记忆体细胞单元的汲极扩散层,以防止写入至可 共用连接至该所选记忆体细胞之该控制闸极线的 未经选择之记忆体细胞。 6.如请求项5之记忆体细胞阵列驱动方法,其中首先 以时间交错之方式或同时执行一组该等步骤s1、s2 、及s4,且最后执行该步骤s3。 7.如请求项5之记忆体细胞阵列驱动方法,其中该源 极电压不高于该防写电压。 8.如请求项5之记忆体细胞阵列驱动方法,其中该选 择电晶体具有一不低于该防写电压之一半的崩溃 电压,且该源极电压为该防写电压之一半。 9.一种用于对一记忆体细胞阵列中之一所选记忆 体细胞执行一写入操作的记忆体细胞阵列驱动方 法,该记忆体细胞阵列包括以一矩阵组态纵向及横 向排列之复数个记忆体细胞单元及控制闸极线,该 等记忆体细胞单元均包括:一半导体基板,其具有 一提供作为一位于其一表面之至少一部分中的源 极扩散层之高浓度杂质扩散层;一柱形半导体层, 其提供于该半导体基板之上并与该半导体基板垂 直,其中其一底部之一部分接触该源极扩散层,且 其该底部之其它部分则电连接至该半导体基板,且 其具有一提供于其一最上部分中之汲极扩散层及 一提供于其一整个底部部分中之第一低浓度杂质 扩散层;一记忆体细胞排列,其包括复数个记忆体 细胞,该等记忆体细胞提供于该柱形半导体层之一 周边壁中并垂直于该基板而串联连接,该等记忆体 细胞均具有一电荷储存层及一控制闸极;一提供于 该记忆体细胞排列之一下端处的第二杂质扩散层; 及一选择电晶体,其连接该第二杂质扩散层与该第 一杂质扩散层,通常将该等记忆体细胞单元中之该 等记忆体细胞的该等控制闸极连接至该等对应的 控制闸极线,该驱动方法包括以下步骤: (s1)将一正源极电压施加至该等个别记忆体细胞单 元之该等源极扩散层; (s2)将一接地电压施加至一包括该所选记忆体细胞 之记忆体细胞单元的一汲极扩散层; (s3)将一写入电压施加至一连接至该所选记忆体细 胞的控制闸极线;及 (s4)将一防写电压施加至不包括该所选记忆体细胞 之记忆体细胞单元的汲极扩散层,以防止写入至可 共用连接至该所选记忆体细胞之该控制闸极线的 未经选择之记忆体细胞。 10.如请求项9之记忆体细胞阵列驱动方法,其中首 先以时间交错之方式或同时执行一组该等步骤s1 、s2、及s4,且最后执行该步骤s3。 11.如请求项9之记忆体细胞阵列驱动方法,其中该 源极电压并不高于该防写电压。 12.如请求项9之记忆体细胞阵列驱动方法,其中该 选择电晶体具有一不低于该防写电压之一半的崩 溃电压,且该源极电压为该防写电压之一半。 图式简单说明: 图1为一俯视图,其说明了根据本发明之第一实施 例的记忆体细胞单元阵列; 图2为根据本发明之第一实施例之沿图1中之线A-A' 的记忆体细胞单元阵列之一实例的剖视图; 图3为沿图1中之线A-A'之记忆体细胞单元阵列之另 一实例的剖视图,其中均包括三个记忆体细胞之三 个记忆体细胞单元根据本发明之第一实施例而排 列; 图4为沿图1中之线A-A'之记忆体细胞单元阵列之另 一实例的剖视图,其中第一选择电晶体及第二选择 电晶体根据本发明之第一实施例而提供于记忆体 细胞排列之上及之下; 图5为沿图1中之线B-B'之记忆体细胞单元阵列之另 一实例的剖视图,其中选择电晶体根据本发明之第 一实施例而提供于记忆体细胞排列之上及之下; 图6为沿图1中之线A-A'之记忆体细胞单元阵列之另 一实例的剖视图,其中复数个源极扩散层根据本发 明之第一实施例而提供于一基板中; 图7为沿图1中之线B-B'之记忆体细胞单元阵列之另 一实例的剖视图,其中该等复数个源极扩散层根据 本发明之第一实施例而提供于基板中; 图8为沿图1中之线A-A'之记忆体细胞单元阵列之另 一实例的剖视图,其中根据本发明之第一实施例源 极侧面选择电晶体之通道长度大于每一记忆体细 胞之通道长度; 图9为沿图1中之线B-B'之记忆体细胞单元阵列之另 一实例的剖视图,其中根据本发明之第一实施例源 极侧面选择电晶体之通道长度大于记忆体细胞之 通道长度; 图10为记忆体细胞单元之等效电路图,根据本发明 之第二实施例之驱动方法可适用于该记忆体细胞 单元; 图11为一包括根据本发明之第二实施例以矩阵组 态排列之复数个非挥发性半导体装置的记忆体细 胞单元阵列之方块图; 图12为根据本发明之第二实施例之记忆体细胞单 元阵列的等效电路图; 图13为根据本发明之第二实施例在写入操作中电 压之施加的时序图; 图14为根据本发明之第二实施例在擦除操作中电 压之施加时序图; 图15为非挥发性半导体装置之等效电路图,根据本 发明之第三实施例之驱动方法可适用于该非挥发 性半导体装置; 图16为根据本发明之第三实施例在写入操作中电 压之施加的时序图; 图17为根据本发明之第三实施例在擦除操作中电 压之施加的时序图; 图18为一剖视图,其说明了一例示性习知之非挥发 性半导体储存装置;及 图19为一剖视图,其说明了另一例示性习知之非挥 发性半导体储存装置。 |
