| 主权项 |
1.一种半导体结构之形成方法,包含: 形成一第一层间介电层(ILD); 形成一第一金属层以覆盖该第一层间介电层; 形成一第二层间介电层以覆盖该第一金属层; 形成一第二金属层以覆盖该第二层间介电层;以及 烘烤该第二层间介电层。 2.如申请专利范围第1项所述半导体结构之形成方 法,其中该第一层间介电层具有一k値约介于2.5至3. 0之间,一孔洞尺寸约小于10,以及一硬度约大于1. 5Gpa。 3.如申请专利范围第1项所述半导体结构之形成方 法,其中该第二层间介电层具有一k値约小于2.5,一 孔洞尺寸约大于10,以及一硬度约小于1.5Gpa。 4.如申请专利范围第1项所述半导体结构之形成方 法,更包含: 形成一第一蚀刻停止层(ESL)以覆盖该第一层间介 电层及该第一金属层;以及 形成一第二蚀刻停止层以覆盖该第二层间介电层 及该第二金属层。 5.如申请专利范围第1项所述半导体结构之形成方 法,其中形成该第一层间介电层之方法,系选择自: 旋转涂布法、化学气相沉积法(CVD)、电浆加强化 学气相沉积法(PECVD)、原子层沉积法(ALD)、次大气 压化学气相沉积法(SACVD)、以及低压化学气相沉积 法(LPCVD)。 6.如申请专利范围第1项所述半导体结构之形成方 法,其中形成该第二层间介电层之方法,系选择自: 旋转涂布法、化学气相沉积法(CVD)、电浆加强化 学气相沉积法(PECVD)、原子层沉积法(ALD)、次大气 压化学气相沉积法(SACVD)、及低压化学气相沉积法 (LPCVD)。 7.如申请专利范围第6项所述半导体结构之形成方 法,其中烘烤该第二层间介电层之方法,系选择自: 电浆烘烤法、电子束烘烤法、及紫外线烘烤法。 8.如申请专利范围第6项所述半导体结构之形成方 法,其中烘烤该第二层间介电层之方法,系以一温 度约介于200℃及450℃之间烘烤。 9.如申请专利范围第1项所述半导体结构之形成方 法,更包含: 形成一第三层间介电层以覆盖该第二金属层; 形成一第三金属层以覆盖该第三层间介电层;以及 烘烤该第三层间介电层。 10.一种半导体结构,包含: 一第一层间介电层,覆盖一基底; 一第一金属层,覆盖该第一层间介电层; 一烘烤后之第二层间介电层,覆盖该第一金属层; 以及 一第二金属层,覆盖该第二层间介电层。 11.如申请专利范围第10项所述之半导体结构,其中 该第一层间介电层具有一k値约介于2.5至3.0之间, 一孔洞尺寸约小于10,以及一硬度约大于1.5Gpa。 12.如申请专利范围第10项所述之半导体结构,其中 该第二层间介电层具有一k値约小于2.5,一孔洞尺 寸约大于10,以及一硬度约小于1.5 Gpa。 13.如申请专利范围第10项所述之半导体结构,更包 含: 一第一蚀刻停止层,覆盖该第一层间介电层及该第 一金属层;以及 一第二蚀刻停止层,覆盖该第二层间介电层及该第 二金属层。 14.如申请专利范围第10项所述之半导体结构,更包 含: 一第三层间介电层,覆盖该第二层间介电层。 15.如申请专利范围第14项所述之半导体结构,其中 该第三层间介电层系烘烤过。 16.如申请专利范围第14项所述之半导体结构,其中 该第三层间介电层系不烘烤。 17.一种半导体结构之形成方法,包含: 形成一未烘烤之第一层间介电层以覆盖一基底; 形成一第一金属层以覆盖该第一层间介电层; 形成至少一第二层间介电层以覆盖该第一金属层, 其中每一该第二层间介电层具有一第二层间介电 层覆盖其上;以及 烘烤至少一该第二层间介电层。 18.如申请专利范围第17项所述之半导体结构之形 成方法,其中该第一层间介电层具有一k値约介于2. 5至3.0之间,一孔洞尺寸约小于10,以及一硬度约 大于1.5Gpa。 19.如申请专利范围第17项所述之半导体结构之形 成方法,其中该第二层间介电层具有一k値约小于2. 5,一孔洞尺寸约大于10,以及一硬度约小于1.5Gpa 。 图式简单说明: 第1图系绘出一半导体结构之剖面示意图,其具有 一层间介电层(ILD)、一金属层及一蚀刻停止层(ESL) 覆盖一基底。 第2图系绘出第1图中半导体结构之剖面示意图,其 具有一第二层间介电层、一第二金属层及一第二 蚀刻停止层覆盖该半导体结构。 第3图系绘出一半导体结构之剖面示意图,其具有 多个层间介电层、金属层及蚀刻停止层于一基底 上。 第4图系绘出良率函数之闸极漏电流。 |
