| 摘要 |
本发明系一种汇流排位址流之低功率编译器架构及一种汇流排位址流之低功率编译方法；在编译器架构的设计中，于位址流自处理器流至汇流排途径间增设一编译器，同时亦于该位址流自该汇流排流至记忆体途径间增设一编译器，上述编译器均具有编码／解码功能；在编译方法的设计中，每一位址流都配置一个与其对应之步幅值，且该步幅值可以为彼此不尽相同，步幅值之差异性可用于计算下一个位址流编号，亦即，下一笔资料流出现之位址，预先得知该汇流排上传输的资料范围，再动态调整每一位址流的步幅值，将该位址流传输内容对应到其他较少造成变更的部分，且将最大位址流变更降幂为K次方；经过本发明之编码能使位址流，在相同传输频率下达到最少的变更次数，因此达到藉由降低汇流排电容变动量以降低消耗功率之目的。 |
