| 主权项 |
1.一种半导体封装件制法,其步骤系包括: 制备一芯层,系具有一第一表面与一相对之第二表 面,该第一表面上系以多条栅格交错的切割道定义 出复数个封装单元预置区; 于该第一表面与第二表面上分别形成导电迹线层; 于该第一表面与第二表面之导电迹线层上分别敷 设拒焊剂层,该拒焊剂层系形成多数开口以外露出 部份导电迹线层,并于该切割道上形成多数拒焊剂 层之开槽口以外露出该芯层; 将多数晶片接置并电性连接至该第一表面上之封 装单元预置区; 进行封胶制程,以形成用以包覆该晶片的封装胶体 ;以及 进行切割制程,以沿该些切割道切割得多数个半导 体封装件。 2.如申请专利范围第1项之半导体封装件制法,其中 ,该制法复包括于封胶制程后,于该第二表面上植 设多数与该导电迹线层电性连接的焊球。 3.如申请专利范围第1项之半导体封装件制法,其中 ,该拒焊剂层系藉曝光显影制程而形成该多数开口 与开槽口。 4.如申请专利范围第1项之半导体封装件制法,其中 ,该开槽口之宽度系小于该切割道之宽度。 5.如申请专利范围第1项之半导体封装件制法,其中 ,该开槽口之宽度系位于0.1至0.3毫米(mm)之间。 6.如申请专利范围第1项之半导体封装件制法,其中 ,该开槽口之宽度较佳系为0.2毫米(mm)。 7.如申请专利范围第1项之半导体封装件制法,其中 ,该开槽口系形成于该第一表面及第二表面之其中 一者。 8.如申请专利范围第1项之半导体封装件制法,其中 ,该开槽口系同时形成于该第一表面及第二表面。 9.如申请专利范围第1项之半导体封装件制法,其中 ,该开槽口系以相互分离的形式排列。 10.如申请专利范围第1项之半导体封装件制法,其 中,该开槽口系以交错的形式排列。 11.如申请专利范围第1项之半导体封装件制法,其 中,该半导体封装件系为一薄型球栅阵列(TFBGA)半 导体封装件。 12.一种承载件,系包括: 芯层,系具有一第一表面与一相对之第二表面,且 该第一表面上系以多条栅格交错的切割道定义出 复数个封装单元预置区; 导电迹线层,系分别形成于该第一表面与第二表面 上;以及 拒焊剂层,系分别敷设于该第一表面与第二表面的 导电迹线层上,以形成多数开口而外露出部份导电 迹线层,并于该切割道上形成多数拒焊剂层之开槽 口以外露出该芯层。 13.如申请专利范围第12项之承载件,其中,该拒焊剂 层系藉曝光显影制程而形成该多数开口与开槽口 。 14.如申请专利范围第12项之承载件,其中,该开槽口 之宽度系小于该切割道之宽度。 15.如申请专利范围第12项之承载件,其中,该开槽口 之宽度系位于0.1至0.3毫米(mm)之间。 16.如申请专利范围第12项之承载件,其中,该开槽口 之宽度较佳系为0.2毫米(mm)。 17.如申请专利范围第12项之承载件,其中,该开槽口 系形成于该第一表面及第二表面之其中一者。 18.如申请专利范围第12项之承载件,其中,该开槽口 系同时形成于该第一表面及第二表面。 19.如申请专利范围第12项之承载件,其中,该开槽口 系以相互分离的形式排列。 20.如申请专利范围第12项之承载件,其中,该开槽口 系以交错的形式排列。 图式简单说明: 第1图系习知具槽孔之基板条片示意图; 第2图系习知高积集度之基板条片上视图; 第3图系习知封装件之基板产生翘曲之示意图; 第4A至4H图系本发明之半导体封装件制法之流程图 ;以及 第5图系本发明之半导体封装件之承载件另一实施 态样之上视图。 |
