| 主权项 |
1.一种积体电路,包括: 一可配置逻辑阵列,具有经由储存在该可配置逻辑 阵列中电气式可程式化配置点中的配置资料所定 义的可程式化配置; 一可程式化配置记忆体,用以储存该配置资料; 一记忆体,用以储存该积体电路中任务功能指令及 储存用于从该配置记忆体转移该配置资料到该配 置逻辑阵列中的该可程式化配置点的配置功能指 令;以及 一与该记忆体耦合的处理器,用以从该记忆体中取 得并执行指令。 2.如申请专利范围第1项之积体电路,其中该记忆体 包括非挥发性储存装置。 3.如申请专利范围第1项之积体电路,其中该记忆体 包括浮动闸极记忆储存装置。 4.如申请专利范围第1项之积体电路,其中该记忆体 包括唯读记忆储存装置。 5.如申请专利范围第1项之积体电路,其中该记忆体 包括用于该配置功能的第一非挥发性储存装置及 用于该任务功能的第二非挥发性储存装置。 6.如申请专利范围第1项之积体电路,其中该记忆体 包括用于该配置功能的第一挥发性储存装置及用 于该任务功能的第二挥发性储存装置。 7.如申请专利范围第1项之积体电路,更包括一看门 狗计时器与该处理器耦合,其中该配置功能包括使 用该看门狗计时器。 8.如申请专利范围第1项之积体电路,其中该配置功 能包括经由该积体电路上的输入埠载入该可程式 化配置记忆体。 9.如申请专利范围第1项之积体电路,其中该配置功 能包括经由该积体电路上的输入埠接收加密的配 置资料,解密该配置资料以及将该解密的配置资料 载入该可程式化配置记忆体。 10.如申请专利范围第1项之积体电路,其中该配置 功能包括经由该积体电路上的输入埠接收压缩的 配置资料,解压缩该配置资料以及将该解压缩的配 置资料载入该可程式化配置记忆体。 11.如申请专利范围第1项之积体电路,其中该可程 式化配置记忆体包括非挥发性储存装置。 12.如申请专利范围第1项之积体电路,其中该可程 式化配置记忆体包括挥发性储存装置。 13.如申请专利范围第1项之积体电路,其中该电气 可程式化配置点包括非挥发性、可电荷程式化记 忆胞。 14.如申请专利范围第1项之积体电路,其中该配置 功能包括经由该积体电路上的输入埠载入该可程 式化配置记忆体,并包括: 一介面介于该处理器与该配置记忆体之间以支援 该载入;以及 一介面介于该配置记忆体与该可配置逻辑阵列之 间以支援该配置资料转移到该可配置逻辑阵列。 15.如申请专利范围第1项之积体电路,其中该配置 功能包括经由该积体电路上的输入埠载入该可程 式化配置记忆体,并包括: 一介面介于该处理器与该配置记忆体之间以支援 该载入及该配置资料转移到该可配置逻辑阵列;以 及 一介面介于该处理器与该可配置逻辑阵列之间以 支援该配置资料转移到该可配置逻辑阵列。 16.如申请专利范围第1项之积体电路,其中该电气 式可程式化配置点包括非挥发性、可电荷程式化 记忆胞。 图式简单说明: 图1系根据本发明的系统单晶片积体电路的一个实 施例之简化方块图; 图2系根据本发明的系统单晶片积体电路的另一实 施例之简化方块图; 图3系根据本发明的系统单晶片积体电路的又一实 施例之简化方块图; 图4系根据本发明的系统单晶片积体电路之较详细 的功能示意图; 图5系根据本发明在晶片上包括配置资料记忆体的 系统单晶片积体电路的一个实施例之功能示意图; 图6系根据本发明在晶片上包括配置资料记忆体的 系统单晶片积体电路的另一实施例之功能示意图; 图7系根据本发明在晶片上包括配置资料记忆体并 支援加密/解密及/或压缩/解压缩的系统单晶片积 体电路的一个实施例之功能示意图;以及 图8系根据本发明所提供系统单晶片积体电路环境 部署的理论图,其中配置资料由远端源提供且系统 单晶片积体电路允许配置载入功能的配置载入,以 建立与远端源的沟通管道。 |
