| 主权项 |
1.一种半导体装置,系具备: 装设在半导体基板第1主面之第1主电极; 装设在前述半导体基板第2主面之第2主电极;和 装设在前述第1主面表面内之至少1个沟渠型闸极; 而且主电流往前述基板厚度方向流动, 前述半导体基板具有: 装设在前述第2主面表面内之至少1个沟渠隔离结 构;和 配设在前述第2主面表面内之第1导电型的第1杂质 区域及第2导电型的第2杂质区域; 前述至少1个沟渠隔离结构, 系设置在前述第2主面表面内之沟渠内部,由埋入 与绝缘体或前述半导体基板为相反导电型之半导 体所构成,而且配设成隔开前述第1杂质区域和前 述第2杂质区域。 2.如申请专利范围第1项之半导体装置,前述第2主 面的前述至少1个沟渠隔离结构、前述第1及第2杂 质区域之露出面系形成同一平面, 前述第2主电极系皆覆盖在前述至少1个沟渠隔离 结构、前述第1及第2杂质区域之上方。 3.如申请专利范围第1项之半导体装置,前述第2主 电极系个别地覆盖前述第1及第2杂质区域, 覆盖前述第2杂质区域之前述第2主电极,系以电阻 元件连接主电极端子。 4.如申请专利范围第1项之半导体装置,前述至少1 个沟渠隔离结构,系前述绝缘体内部之电荷与前述 半导体基板内之电荷的极性相反,前述至少1个沟 渠隔离结构之总电荷量,和从前述半导体基板之前 述第2主面到前述至少1个沟渠隔离结构之底面为 止的区域之前述半导体基板内之电荷大致相等。 5.如申请专利范围第1项之半导体装置,前述至少1 个沟渠隔离结构之宽度,系设定在0.2m至100m之 范围,配设间距系设定在0.5m至500m之范围。 6.一种半导体装置之制造方法,系具备:设在半导体 基板第1主面之第1主电极、设在前述半导体基板 第2主面之第2主电极、和设在前述第1主面表面内 之至少1个沟渠型闸极,而且主电流往前述半导体 基板厚度方向流动,其中具备: (a)以半导体晶圆状态形成前述第1主面结构后,于 前述第2主面表面内形成至少1个沟渠之步骤; (b)在前述半导体晶圆状态,于前述第2主面全面形 成和绝缘体层或前述半导体基板为相反导电型之 半导体层,且于前述至少1个沟渠内埋入前述绝缘 体层或前述半导体层之步骤;和 (c)除去前述第2主面上之前述绝缘体层或前述半导 体层而获得至少1个沟渠隔离结构之步骤。 图式简单说明: 第1图系用以说明本发明细部功能的半导体装置结 构剖视图。 第2图系用以说明本发明细部功能的半导体装置动 作之等效电路示意图。 第3图系用以说明本发明细部功能的半导体装置动 作特性说明图。 第4图系表示本发明半导体装置之实施型态结构剖 视图。 第5图系本发明半导体装置之实施型态平面结构例 示意图。 第6图系本发明半导体装置之实施型态平面结构例 示意图。 第7图系本发明半导体装置实施型态平面结构例示 意图。 第8图系本发明半导体装置实施型态平面结构例示 意图。 第9图系本发明半导体装置实施型态平面结构例示 意图。 第10图系本发明半导体装置实施型态平面结构例 示意图。 第11图系本发明半导体装置实施型态平面结构例 示意图。 第12图系表示使用于本发明半导体装置之半导体 基板于晶圆状态之结构示意图。 第13图系说明本发明半导体装置实施型态中动作 之等效电路示意图。 第14图系本发明半导体装置实施型态的动作特性 说明图。 第15图系说明本发明半导体装置实施型态的制造 步骤剖视图。 第16图系说明本发明半导体装置之实施型态的制 造步骤剖视图。 第17图系说明本发明半导体装置实施型态的制造 步骤剖视图。 第18图系说明本发明半导体装置实施型态的制造 步骤剖视图。 第19图系表示本发明半导体装置实施型态变形例 的结构剖视图。 |
