| 主权项 |
1.一种半导体积体电路,其特征在于具备有:输出电 路,系包含被供给差动信号而进行开关动作之复数 电晶体; 第1电晶体,系连接于第1电源电位与上述输出电路 之间; 第2电晶体,系连接于上述输出电路与第2电源电位 之间; 第3电晶体,系连接于第1电源电位; 第4电晶体,系和上述第2电晶体构成电流镜电路,且 和流动于上述第2电晶体之电流呈比例地流动电流 ; 第1电阻及第2电阻,系配置在上述第3电晶体与上述 第4电晶体之间流动的电流路径;以及 差动放大器,系控制上述第1及第3电晶体的闸极电 位以使上述第1电阻与上述第2电阻的连接点之电 位接近特定电位。 2.如申请专利范围第1项之半导体积体电路,其中上 述第1电源电位高于上述第2电源电位,上述第1至第 4电晶体各自包含有N通道MOS电晶体。 3.如申请专利范围第1项之半导体积体电路,其中上 述输出电路系包括有: 第5电晶体及第6电晶体,其系串联连接在上述第1电 晶体与上述第2电晶体之间;差动信号中包含的第1 信号系被供给至第5电晶体之闸极;差动信号中包 含的第2信号系被供给至第6电晶体之闸极;以及 第7电晶体及第8电晶体,其系串联连接在上述第1电 晶体与上述第2电晶体之间;差动信号中包含的第2 信号系被供给至第7电晶体之闸极;差动信号中包 含的第1信号系被供给至第8电晶体之闸极。 4.如申请专利范围第3项之半导体积体电路,其中上 述第1电源电位系高于上述第2电源电位,上述第5至 第8电晶体各自包含有N通道MOS电晶体。 5.如申请专利范围第3项之半导体积体电路,其中在 上述第5电晶体及上述第6电晶体的连接点与上述 第7电晶体及上述第8电晶体的连接点之间介由信 号线连接终端电阻。 6.如申请专利范围第1项之半导体积体电路,其中更 具备有:第9电晶体,系连接于上述第3电晶体与上述 第1电阻之间;以及 第10电晶体,系连接于上述第2电阻与上述第4电晶 体之间。 7.如申请专利范围第6项之半导体积体电路,其中当 n设为比0大的数时,流动于上述第3、第4、第9及第 10电晶体之电流为流动于上述第1及第2电晶体之电 流的1/n。 8.如申请专利范围第7项之半导体积体电路,其中上 述第3、第4、第9及第10电晶体之尺寸分别为上述 第1及第2电晶体各个尺寸的1/n。 9.如申请专利范围第7项之半导体积体电路,其中上 述第1及第2电阻的电阻値,分别具有连接于上述输 出电路之终端电阻的电阻値之n/2倍。 10.如申请专利范围第1项之半导体积体电路,其中 上述差动放大器系具备有:非反转轮入端子,系被 供给基准电位; 反转轮入端子,系被供给上述第1电阻与上述第2电 阻之连接点的电位;以及 输出端子,系用以供给输出电位至上述第1及第3电 晶体的闸极。 图式简单说明: 第1图系表示在LVDS方式中所使用之习知线驱动器 之例的电路图。 第2图系表示在LVDS方式中所使用之习知线驱动器 之其他例之电路图。 第3图系表示在LVDS方式中所使用之习知线驱动器 之又一例之电路图。 第4图系表示关于本发明一实施型态的半导体积体 电路所包含的线驱动器之构成电路图。 |
