藉由自动掺杂使N井及N+埋藏层隔离以减少晶片尺寸N-WELL AND N+BURIED LAYER ISOLATION BY AUTO DOPING TO REDUCE CHIP SIZE

摘要

一种半导体元件包含有复数个低电压N井区域偏压在不同的电位上，并藉由一共通N^＋埋藏层及至少一高电压N井区域与基材隔离。低电压N井区域经由一共通P^＋埋藏层与下方的共通N^＋埋藏层结合。此方法适用于形成半导体元件之基材，其包含了形成N^＋埋藏层在一负偏压P型半导体之一指定低电压区域，藉由植入P型杂质离子，例如铟，进入到P^＋埋藏层中，以形成P^＋埋藏层在N^＋埋藏层中，长出覆盖P^＋埋藏层的P型磊晶层，使P型杂质离子扩散进入到P型磊晶层，以致于P^＋埋藏层延伸进入到N^＋埋藏层。低电压P井区域也形成在P型磊晶层且连接到P^＋埋藏层。