| 主权项 |
1.一种晶片,其包含: 一晶片介面,其用以接收来自该晶片外之一延迟控 制信号;以及 一可控制延迟线,其用以响应于该延迟控制信号而 延迟一输入信号,以提供与该输入信号具有一特定 相位关系之一输出信号。 2.如申请专利范围第1项之晶片,其进一步地包含一 相位检测器,用以接收该输入和该输出信号,并且 提供指出该输入信号和该输出信号间的一相位差 之一相位差信号。 3.如申请专利范围第1项之晶片,其中该可控制延迟 线是一类比延迟线。 4.如申请专利范围第1项之晶片,其中该晶片是记忆 体晶片。 5.如申请专利范围第4项之晶片,其中该记忆体晶片 是一个DRAM晶片。 6.如申请专利范围第1项之晶片,其进一步地包含在 该晶片介面和该可控制延迟线之间用以接收该延 迟控制信号之一接收器。 7.如申请专利范围第6项之晶片,其中该接收器辅助 同时双向发讯功能,并且该延迟控制信号之电压可 于该接收器中改变。 8.一种晶片,其包含: 一晶片介面,其用以接收来自该晶片外之一信号; 一状态机,其用以响应于来自该晶片外之该信号而 提供一延迟控制信号;以及 一可控制延迟线,其用以响应于该延迟控制信号而 延迟一输入信号,以提供与该输入信号具有一特定 相位关系之一输出信号。 9.如申请专利范围第8项之晶片,其进一步地包含一 相位检测器,用以接收该输入和该输出信号,并且 提供指出该输入信号和该输出信号间的一相位差 之一相位差信号。 10.如申请专利范围第8项之晶片,其中来自该晶片 外之该信号是一经滤波相位差信号。 11.如申请专利范围第8项之晶片,其中该等输入和 输出信号是时脉信号。 12.如申请专利范围第8项之晶片,其中该晶片是记 忆体晶片。 13.如申请专利范围第8项之晶片,其进一步地包含 在该晶片介面和该状态机之间用以接收来自该晶 片外之该信号之一接收器。 14.如申请专利范围第13项之晶片,其中该接收器辅 助同时双向发讯功能,并且来自该晶片外之该信号 的电压可于该接收器中改变。 15.如申请专利范围第8项之晶片,其中该可控制延 迟线是一数位延迟线。 16.一种系统,其包含有: 一第一晶片,其包括: 一晶片介面,其用以接收来自该晶片外之一延迟控 制信号;及 一可控制延迟线,其用以响应于该延迟控制信号而 延迟一输入信号,以提供与该输入信号具有一特定 相位关系之一输出信号;以及 一第二晶片,其包括: 一延迟控制器,其用以接收指出该等输入和输出信 号间之一相位差的一信号,并且响应于该信号而提 供该延迟控制信号。 17.如申请专利范围第16项之系统,其中该第一晶片 包括一相位检测器,用以接收该等输入和输出信号 ,并且提供指出该输入信号和该输出信号间的一相 位差之一相位差信号。 18.如申请专利范围第16项之系统,其中该可控制延 迟线、相位检测器、以及延迟控制器是一延迟锁 定回路之一部份。 19.如申请专利范围第16项之系统,其中该第二晶片 包含一相位检测器,用以接收该输入和输出信号, 并且提供指出该输入信号和该输出信号间之一相 位差的一相位差信号。 20.如申请专利范围第16项之系统,其中该第一晶片 是一记忆体晶片,且该第二晶片包括一记忆体控制 器。 21.如申请专利范围第16项之系统,其进一步地包含 一记忆体模组基体,并且其中该第一晶片是在该基 体上之一记忆体晶片,而该第二晶片是该基体上之 一缓冲器,并且其中有类似于该第一晶片之其他晶 片共用该第二晶片之该延迟控制器。 22.如申请专利范围第16项之系统,其中该延迟控制 器包括一电荷泵和一低通滤波器。 23.如申请专利范围第16项之系统,其中该延迟控制 信号之间的信令系以单向发讯方式自该第二晶片 传送至该第一晶片。 24.如申请专利范围第16项之系统,其中该延迟控制 信号之间的信令系以连续双向发讯方式自该第二 晶片传送至该第一晶片。 25.如申请专利范围第16项之系统,其中该延迟控制 信号之间的信令系以同时双向发讯方式自该第二 晶片传送至该第一晶片。 26.一种系统,其包含有: 一第一晶片,其包括: 一晶片介面,其用以接收来自该晶片外之一信号; 一状态机,其用以响应于来自该晶片外之该信号而 提供一延迟控制信号;及 一可控制延迟线,其用以响应于该延迟控制信号而 延迟一输入信号,以提供与该输入信号具有一特定 相位关系之一输出信号;以及 一第二晶片,其包括: 一延迟控制器之一部份,其用以接收指出该等输入 和输出信号间的一差量之一信号,且响应于该信号 而提供一初始延迟控制信号;以及 其中该延迟控制信号系自该第二晶片提供至该第 一晶片之该晶片介面。 27.如申请专利范围第26项之系统,其中该第一晶片 包括一相位检测器,用以接收该等输入和输出信号 ,并且提供指出该输入信号和该输出信号间的一相 位差之一相位差信号。 28.如申请专利范围第26项之系统,其中该第二晶片 包括一相位检测器,用以接收该等输入和输出信号 ,并且提供指出该输入信号和该输出信号间的一相 位差之一相位差信号。 29.如申请专利范围第26项之系统,其中该第二晶片 中之该延迟控制器之该部份包括一数位信号处理 器(DSP)滤波器。 30.如申请专利范围第26项之系统,其中该第一晶片 是一记忆体晶片,且该第二晶片包括一记忆体控制 器。 31.如申请专利范围第26项之系统,其进一步地包含 一记忆体模组基体,并且其中该第一晶片是在该基 体上之一记忆体晶片,而该第二晶片是该基体上之 一缓冲器,并且其中有类似于该第一晶片之其他晶 片共用该第二晶片之该延迟控制器。 32.一种系统,其包含有: 一第一晶片,其包括: 一晶片介面,其用以接收来自该晶片外之一信号; 一状态机,其用以响应于来自该晶片外之该信号而 提供一延迟控制信号;及 一可控制延迟线,其用以响应于该延迟控制信号而 延迟一输入信号,以提供与该输入信号具有一特定 相位关系之一输出信号;以及 一第二晶片,其包括: 信号提供电路,其用以提供一扫描输入信号至该第 一晶片之该晶片介面;以及 信号评估电路,其用以接收来自该第一晶片之一扫 描输出信号,并且评估来自该第一晶片之该可控制 延迟线。 33.如申请专利范围第32项之系统,其中该第一晶片 包括一相位检测器,其用以接收该等输入和输出信 号,并且提供指出该输入信号和该输出信号间之一 相位差的一相位差信号。 34.如申请专利范围第32项之系统,其中该第一晶片 是一记忆体晶片,且该第二晶片包括一记忆体控制 器。 35.一种系统,其包含有: 一第一晶片,其包括: 一晶片介面,其用以接收来自该晶片外之一延迟控 制信号; 一可控制延迟线,其用以响应于该延迟控制信号而 延迟一输入信号,以提供与该输入信号具有一特定 相置关系之一输出信号;以及 一第二晶片,其包括: 信号提供电路,其用以提供一扫描输入信号至该第 一晶片之该晶片介面;以及 信号评估电路,其用以接收来自该第一晶片之一扫 描输出信号,并且评估来自该第一晶片之该可控制 延迟线。 36.如申请专利范围第35项之系统,其中该第一晶片 包括一相位检测器,其用以接收该等输入和输出信 号,并且提供指出该输入信号和该输出信号间之一 相位差的一相位差信号。 37.如申请专利范围第35项之系统,其中该第一晶片 是一记忆体晶片,且该第二晶片包括一记忆体控制 器。 图式简单说明: 第1图是展示先前技术之晶片的分解方块图,其中 一延迟锁定回路被包含在一单一晶片中。 第2-10图展示依据本发明一些实施例之系统的各分 解方块图,其中一延迟锁定回路被分布在多于一个 晶片之中。 |
