| 主权项 |
1.一种半导体记忆装置,具备有多个CMOS型SRAM单元, 其于半导体基板上配置成为行列状,由各一对之存 取电晶体和一对之驱动电晶体及一对之负载电晶 体构成,各个区域,系以在上述半导体基板使第2导 电型之井区域被包夹在2个第1导电型之井区域之 间的方式,在列方向排列3个上述井区域所形成之 列方向较长之形状的单元区域,在上述单元区域内 之2个上述第1导电型之井区域之各个,各形成一个 上述存取电晶体和驱动电晶体,在上述第2导电型 之井区域形成有上述一对之负载电晶体,且在用以 构成上述CMOS型SRAM之电晶体之上部具备有多个之 布线层,其设有: 位元线,由多个中之1个上述布线层形成,分别在行 方向延伸而连接到同一行之上述CMOS型SRAM单元,形 成被配置成在列方向排列之多个对; 多个高电位侧电源布线,由与上述位元线同层之上 述布线层形成,分别被配置在上述成对之位元线间 ,连接到同一行之上述CMOS型SRAM单元; 多个字线,由上述位元线之上1层之上述布线层形 成,分别在列方向延伸而连接到同一列之上述CMOS 型SRAM单元,被配置成在行方向排列;和 低电位侧电源布线,由上述字线之上1层之上述布 线层形成,连接到上述CMOS型SRAM单元。 2.一种半导体记忆装置,具备有多个CMOS型SRAM单元, 其于半导体基板上配置成为行列状,由各一对之存 取电晶体和一对之驱动电晶体及一对之负载电晶 体构成,各个区域,系以在上述半导体基板使第2导 电型之井区域被包夹在2个第1导电型之井区域之 间的方式,在列方向排列3个上述井区域所形成之 列方向较长之形状的单元区域,在上述单元区域内 之2个上述第1导电型之井区域之各个,各形成一个 上述存取电晶体和驱动电晶体,在上述第2导电型 之井区域形成有上述一对之负载电晶体,且在用以 构成上述CMOS型SRAM之电晶体之上部具备有多个之 布线层,其设有: 多个字线,由多个中之1个上述布线层形成,分别在 列方向延伸而连接到同一列之上述CMOS型SRAM单元, 被配置成在行方向排列; 位元线,由上述字线之上1层之上述布线层形成,分 别在行方向延伸而连接到同一行之上述CMOS型SRAM 单元,形成被配置在列方向排列之多个对; 多个高电位侧电源布线,由与上述位元线同层之上 述布线层形成,分别被配置在上述成对之位元线间 ,连接到同一行之上述CMOS型SRAM单元;和 低电位侧电源布线,由上述位元线之上1层之上述 布线层形成,连接到上述CMOS型SRAM单元。 3.一种半导体记忆装置,具备有多个CMOS型SRAM单元, 其于半导体基板上配置成为行列状,由各一对之存 取电晶体和一对之驱动电晶体及一对之负载电晶 体构成,各个区域,系以在上述半导体基板使第2导 电型之井区域被包夹在2个第1导电型之井区域之 间的方式,在列方向排列3个上述井区域所形成之 列方向较长之形状的单元区域,在上述单元区域内 之2个上述第1导电型之井区域之各个,各形成一个 上述存取电晶体和驱动电晶体,在上述第2导电型 之井区域形成有上述一对之负载电晶体,且在用以 构成上述CMOS型SRAM之电晶体之上部具备有多个之 布线层,其设有: 多个高电位侧电源布线,由多个中之1个上述布线 层形成,分别在行方向延伸而连接到同一行之上述 CMOS型SRAM单元,被配置成在列方向排列; 位元线,由上述高电位侧电源布线之上1层之上述 布线层形成,分别在行方向延伸而连接到同一行之 上述CMOS型SRAM单元,形成被配置成在列方向排列之 多个对; 多个字线,由上述位元线之上1层之上述布线层形 成,分别在列方向延伸而连接到同一列之上述CMOS 型SRAM单元,被配置成在行方向排列;和 低电位侧电源布线,由上述字线之上1层之上述布 线层形成,连接到上述CMOS型SRAM单元。 4.一种半导体记忆装置,具备有多个CMOS型SRAM单元, 其于半导体基板上配置成为行列状,由各一对之存 取电晶体和一对之驱动电晶体及一对之负载电晶 体构成,各个区域,系以在上述半导体基板使第2导 电型之井区域被包夹在2个第1导电型之井区域之 间的方式,在列方向排列3个上述井区域所形成之 列方向较长之形状的单元区域,在上述单元区域内 之2个上述第1导电型之井区域之各个,各形成一个 上述存取电晶体和驱动电晶体,在上述第2导电型 之井区域形成有上述一对之负载电晶体,且在用以 构成上述CMOS型SRAM之电晶体之上部具备有多个之 布线层,其设有: 位元线,由多个中之1个上述布线层形成,分别在行 方向延伸而连接到同一行之上述CMOS型SRAM单元,形 成被配置成在列方向排列之多个对; 多个高电位侧电源布线,由上述位元线之上1层之 上述布线层形成,分别在行方向延伸而连接到同一 行之上述CMOS型SRAM单元,被配置成在列方向排列; 多个字线,由上述高电位侧电源布线之上1层之上 述布线层形成,分别在列方向延伸而连接到同一列 之上述CMOS型SRAM单元,被配置成在行方向排列;和 低电位侧电源布线,由上述字线之上1层之上述布 线层形成,连接到上述CMOS型SRAM单元。 5.如申请专利范围第1项之半导体记忆装置,其中 CMOS型SRAM单元之各个区域,其列方向之幅度成为行 方向之幅度之2倍以上。 6.如申请专利范围第2项之半导体记忆装置,其中 CMOS型SRAM单元之各个区域,其列方向之幅度成为行 方向之幅度之2倍以上。 7.如申请专利范围第3项之半导体记忆装置,其中 CMOS型SRAM单元之各个区域,其列方向之幅度成为行 方向之幅度之2倍以上。 8.如申请专利范围第4项之半导体记忆装置,其中 CMOS型SRAM单元之各个区域,其列方向之幅度成为行 方向之幅度之2倍以上。 9.如申请专利范围第3项之半导体记忆装置,其中字 线经由以上述字线之下1层之布线层形成之岛状图 案,与CMOS型SRAM单元之存取电晶体连接,经由每1个 上述岛状图案配置多个通孔部用来完成上述字线 和上述岛状图案之连接。 10.如申请专利范围第4项之半导体记忆装置,其中 字线经由以上述字线之下1层之布线层形成之岛状 图案,与CMOS型SRAM单元之存取电晶体连接,经由每1 个上述岛状图案配置多个通孔部用来完成上述字 线和上述岛状图案之连接。 11.如申请专利范围第1项之半导体记忆装置,其中 低电位侧电源布线,经由以上述低电位侧电源布线 之下1层之布线层形成之低电位侧电源用岛状图案 ,与CMOS型SRAM单元连接,经由每1个上述低电位侧电 源用岛状图案配置多个之通孔部,用来完成上述低 电位侧电源布线和上述低电位侧电源用岛状图案 之连接。 12.如申请专利范围第2项之半导体记忆装置,其中 低电位侧电源布线,经由以上述低电位侧电源布线 之下1层之布线层形成之低电位侧电源用岛状图案 ,与CMOS型SRAM单元连接,经由每1个上述低电位侧电 源用岛状图案配置多个之通孔部,用来完成上述低 电位侧电源布线和上述低电位侧电源用岛状图案 之连接。 13.如申请专利范围第3项之半导体记忆装置,其中 低电位侧电源布线,经由以上述低电位侧电源布线 之下1层之布线层形成之低电位侧电源用岛状图案 ,与CMOS型SRAM单元连接,经由每1个上述低电位侧电 源用岛状图案配置多个之通孔部,用来完成上述低 电位侧电源布线和上述低电位侧电源用岛状图案 之连接。 14.如申请专利范围第4项之半导体记忆装置,其中 低电位侧电源布线,经由以上述低电位侧电源布线 之下1层之布线层形成之低电位侧电源用岛状图案 ,与CMOS型SRAM单元连接,经由每1个上述低电位侧电 源用岛状图案配置多个之通孔部,用来完成上述低 电位侧电源布线和上述低电位侧电源用岛状图案 之连接。 15.如申请专利范围第1项之半导体记忆装置,其中 低电位侧电源布线经由以与字线同层之布线层形 成之低电位侧电源用岛状图案,与CMOS型SRAM单元连 接,为了使上述低电位侧电源用岛状图案和上述字 线之间隔变宽,或使上述字线之线幅变粗,而使上 述字线弯曲。 16.如申请专利范围第2项之半导体记忆装置,其中 低电位侧电源布线经由以与字线同层之布线层形 成之低电位侧电源用岛状图案,与CMOS型SRAM单元连 接,为了使上述低电位侧电源用岛状图案和上述字 线之间隔变宽,或使上述字线之线幅变粗,而使上 述字线弯曲。 17.如申请专利范围第3项之半导体记忆装置,其中 低电位侧电源布线经由以与字线同层之布线层形 成之低电位侧电源用岛状图案,与CMOS型SRAM单元连 接,为了使上述低电位侧电源用岛状图案和上述字 线之间隔变宽,或使上述字线之线幅变粗,而使上 述字线弯曲。 18.如申请专利范围第4项之半导体记忆装置,其中 低电位侧电源布线经由以与字线同层之布线层形 成之低电位侧电源用岛状图案,与CMOS型SRAM单元连 接,为了使上述低电位侧电源用岛状图案和上述字 线之间隔变宽,或使上述字线之线幅变粗,而使上 述字线弯曲。 19.如申请专利范围第1项之半导体记忆装置,其中 低电位侧电源布线被配置成在列方向排列多个,且 被配置成覆盖在位元线。 20.如申请专利范围第2项之半导体记忆装置,其中 低电位侧电源布线被配置成在列方向排列多个,且 被配置成覆盖在位元线。 21.如申请专利范围第3项之半导体记忆装置,其中 低电位侧电源布线被配置成在列方向排列多个,且 被配置成覆盖在位元线。 22.如申请专利范围第4项之半导体记忆装置,其中 低电位侧电源布线被配置成在列方向排列多个,且 被配置成覆盖在位元线。 23.如申请专利范围第1项之半导体记忆装置,其中 设有以与低电位侧电源布线同层之布线层形成之 高电位侧电源补强布线,其与高电位侧电源布线连 接。 24.如申请专利范围第2项之半导体记忆装置,其中 设有以与低电位侧电源布线同层之布线层形成之 高电位侧电源补强布线,其与高电位侧电源布线连 接。 25.如申请专利范围第3项之半导体记忆装置,其中 设有以与低电位侧电源布线同层之布线层形成之 高电位侧电源补强布线,其与高电位侧电源布线连 接。 26.如申请专利范围第4项之半导体记忆装置,其中 设有以与低电位侧电源布线同层之布线层形成之 高电位侧电源补强布线,其与高电位侧电源布线连 接。 27.如申请专利范围第23项之半导体记忆装置,其中 高电位侧电源补强布线和高电位侧电源布线之连 接,在构成CMOS型SRAM单元之电晶体之基板电位确保 用之基板接触单元区域进行。 28.如申请专利范围第24项之半导体记忆装置,其中 高电位侧电源补强布线和高电位侧电源布线之连 接,在构成CMOS型SRAM单元之电晶体之基板电位确保 用之基板接触单元区域进行。 29.如申请专利范围第25项之半导体记忆装置,其中 高电位侧电源补强布线和高电位侧电源布线之连 接,在构成CMOS型SRAM单元之电晶体之基板电位确保 用之基板接触单元区域进行。 30.如申请专利范围第26项之半导体记忆装置,其中 高电位侧电源补强布线和高电位侧电源布线之连 接,在构成CMOS型SRAM单元之电晶体之基板电位确保 用之基板接触单元区域进行。 31.如申请专利范围第1项之半导体记忆装置,其中 在构成CMOS型SRAM单元之电晶体之基板电位确保用 之基板接触单元区域内,设置由与字线同层之布线 层形成并在列方向延伸之电源补强布线,使上述电 源补强布线在与高电位侧电源布线或低电位侧电 源布线之交叉部,与上述高电位侧电源布线或低电 位侧电源布线连接。 32.如申请专利范围第2项之半导体记忆装置,其中 在构成CMOS型SRAM单元之电晶体之基板电位确保用 之基板接触单元区域内,设置由与字线同层之布线 层形成并在列方向延伸之电源补强布线,使上述电 源补强布线在与高电位侧电源布线或低电位侧电 源布线之交叉部,与上述高电位侧电源布线或低电 位侧电源布线连接。 33.如申请专利范围第3项之半导体记忆装置,其中 在构成CMOS型SRAM单元之电晶体之基板电位确保用 之基板接触单元区域内,设置由与字线同层之布线 层形成并在列方向延伸之电源补强布线,使上述电 源补强布线在与高电位侧电源布线或低电位侧电 源布线之交叉部,与上述高电位侧电源布线或低电 位侧电源布线连接。 34.如申请专利范围第4项之半导体记忆装置,其中 在构成CMOS型SRAM单元之电晶体之基板电位确保用 之基板接触单元区域内,设置由与字线同层之布线 层形成并在列方向延伸之电源补强布线,使上述电 源补强布线在与高电位侧电源布线或低电位侧电 源布线之交叉部,与上述高电位侧电源布线或低电 位侧电源布线连接。 35.如申请专利范围第1项之半导体记忆装置,其中 低电位侧电源布线为网目形状。 36.如申请专利范围第2项之半导体记忆装置,其中 低电位侧电源布线为网目形状。 37.如申请专利范围第3项之半导体记忆装置,其中 低电位侧电源布线为网目形状。 38.如申请专利范围第4项之半导体记忆装置,其中 低电位侧电源布线为网目形状。 39.如申请专利范围第3项之半导体记忆装置,其中 用以形成字线之布线层之膜厚,比上述字线之下层 之布线层之膜厚更厚。 40.如申请专利范围第4项之半导体记忆装置,其中 用以形成字线之布线层之膜厚,比上述字线之下层 之布线层之膜厚更厚。 41.如申请专利范围第1项之半导体记忆装置,其中 用以形成低电位侧电源布线之布线层之膜厚,比上 述低电位侧电源布线之下层之布线层之膜厚更厚 。 42.如申请专利范围第2项之半导体记忆装置,其中 用以形成低电位侧电源布线之布线层之膜厚,比上 述低电位侧电源布线之下层之布线层之膜厚更厚 。 43.如申请专利范围第3项之半导体记忆装置,其中 用以形成低电位侧电源布线之布线层之膜厚,比上 述低电位侧电源布线之下层之布线层之膜厚更厚 。 44.如申请专利范围第4项之半导体记忆装置,其中 用以形成低电位侧电源布线之布线层之膜厚,比上 述低电位侧电源布线之下层之布线层之膜厚更厚 。 45.如申请专利范围第1项之半导体记忆装置,其中 作为冗余电路者未具有列冗余电路,只具有行冗余 电路。 46.如申请专利范围第2项之半导体记忆装置,其中 作为冗余电路者未具有行冗余电路,只具有列冗余 电路。 图式简单说明: 图1表示本发明之第1实施例之记忆单元布置。 图2表示在1个之连接部位设置2个之第1实施例之对 第4层VSS布线之连接用通孔部之记忆单元布置。 图3表示显示有图2之第2层布线以上之记忆单元布 置。 图4表示在第1实施例之第4层布线具有VDD和VSS实例 。 图5表示在第1实施例之第4层布线具有VDD和VSS记忆 单元中之VDD裱盖不良之实例。 图6表示第1实施例之SRAM块中之基板接触单元插入 例。 图7表示在第1实施例之基板接触单元中之VDD裱盖 之布置。 图8表示具有显示第1实施例之第2层布线以上之弯 曲字线之记忆单元布置。 图9表示具有第1实施例之弯曲粗幅字线之记忆单 元布置。 图10是第1实施例之列冗余和行冗余装载块之布置 图像图。 图11是表示本发明之第2实施例之第2层布线以上之 记忆单元布置。 图12主要的表示本发明之第3实施例之记忆单元布 置例之第2层布线,和第2层布线与下层之连接用通 孔部。 图13主要的表示第3实施例之记忆单元布置例之第3 层布线,和第3层布线与下层之连接用通孔部。 图14主要的表示第3实施例之记忆单元布置例之第4 层布线,和第4层布线与下层之连接用通孔部。 图15主要的表示第3实施例之记忆单元布置例之第5 层布线,和第5层布线与下层之连接用通孔部。 图16主要的表示本发明之第4实施例之记忆单元布 置例之第2层布线,和第2层布线与下层之连接用通 孔部。 图17主要的表示第4实施例之记忆单元布置例之第3 层布线,和第3层布线与下层之连接用通孔部。 图18主要的表示第4实施例之记忆单元布置例之第4 层布线,和第4层布线与下层之连接用通孔部。 图19主要的表示第4实施例之记忆单元布置例之第5 层布线,和第5层布线与下层之连接用通孔部。 图20表示先前技术之纵型记忆单元之下层部之布 置例。 图21表示先前技术之横型记忆单元之下层部之布 置例。 图22表示横型记忆单元之配置方法。 图23主要的表示先前技术之横型记忆单元布置例 之第1层布线。 图24主要的表示先前技术之位元线2层型横型记忆 单元布置例之第2层布线,和第2层布线与下层之连 接用通孔部。 图25主要的表示先前技术之位元线2层型横型记忆 单元布置例之第3层布线,和第3层布线与下层之连 接用通孔部。 图26主要的表示先前技术之位元线3层型横型记忆 单元布置例之第2层布线,和第2层布线与下层之连 接用通孔部。 图27主要的表示先前技术之位元线3层型横型记忆 单元布置例之第3层布线,和第3层布线与下层之连 接用通孔部。 图28是CMOS型SRAM之记忆单元之电路图。 |
