| 主权项 |
1.一种半导体记忆装置,其特征在于,系具备: 记忆单元,系由2个电晶体1个电容所构成; 具有双系统之字元驱动器,系用来分别交互控制2 个字元线(用来控制1个该记忆单元之读写); 具有双系统之位址锁定电路,系分别设在该具有双 系统之字元驱动器的前段,用来对选择该具有双系 统之字元驱动器的第1位址信号进行锁定;以及 具有单系统之位址解码器,用来将第2位址信号解 码以产生该第1位址信号; 并且,该位址解码器系对该具有双系统之位址锁定 电路双方供应该第1位址信号。 2.如申请专利范围第1项之半导体记忆装置,其中, 该具有双系统之位址锁定电路,系配置在列解码器 区块内,且该列解码器区块配置有相对于该记忆单 元以一定间隔配置之具有双系统之字元驱动器。 3.如申请专利范围第2项之半导体记忆装置,其中, 用以控制该具有双系统之位址锁定电路的锁定之 执行之控制信号,系以用来执行外部指令之内部信 号、与从外部时钟信号分频且对系统逐一交互控 制之控制信号两者进行及运算来求得。 4.如申请专利范围第2项之半导体记忆装置,其中, 用以控制该具有双系统之位址锁定电路的锁定之 执行之控制信号,系以用来执行外部指令之内部信 号、与从外部时钟信号分频且对系统逐一交互控 制之控制信号、与对该记忆单元阵列进行解码之 特定位址解码信号三者进行及运算来求得。 5.如申请专利范围第3或4项之半导体记忆装置,其 中,用以控制该具有双系统之位址锁定电路的锁定 之执行之控制信号,系输入于按决定记忆单元区块 的各特定位址所分割出的位址锁定电路。 6.如申请专利范围第3或4项之半导体记忆装置,其 中,相对于用以控制该具有双系统之位址锁定电路 的锁定之执行之控制信号,每特定数的记忆单元区 块,于配置有该位址锁定电路之列解码器区块内具 有定时调整电路。 7.如申请专利范围第3或4项之半导体记忆装置,其 中,在该位址解码器与具有双系统之位址锁定电路 之间具有锁定电路,该锁定电路系仅于外部时钟信 号呈高位准期间才对该第1位址信号进行锁定。 8.如申请专利范围第7项之半导体记忆装置,其中, 该锁定电路进一步具有,在外部信号呈低位准期间 将该第1位址信号重置的机能。 9.如申请专利范围第3或4项之半导体记忆装置,其 中,该位址解码器中之位址解码信号,系以与控制 该位址锁定电路之锁定的控制信号进行及运算来 求得。 10.如申请专利范围第2项之半导体记忆装置,其中, 该位址解码器中之该第1位址信号,系以与用来执 行外部指令之内部信号构成及闸电路来求得;用以 控制该位址锁定电路之锁定的执行之控制信号,系 以与从外部时钟信号分频且对系统逐一交互控制 之控制信号进行及运算来求得。 图式简单说明: 图1系表示本发明之实施形态1的半导体记忆装置 之主要构成的方块图。 图2系表示本发明之实施形态1的半导体记忆装置 之主要构成的方块图。 图3系表示本发明之实施形态1的半导体记忆装置 之主要构成的时序图。 图4系表示本发明之实施形态1的半导体记忆装置 之电路方块图。 图5系本发明之实施形态1的半导体记忆装置之方 块图。 图6系本发明之实施形态1的半导体记忆装置之方 块图。 图7系表示本发明之实施形态2的半导体记忆装置 之主要构成的方块图。 图8系表示本发明之实施形态2的半导体记忆装置 之主要构成的时序图。 图9系本发明之实施形态2的半导体记忆装置之电 路方块图。 图10系表示本发明之实施形态2的半导体记忆装置 之主要构成的方块图。 图11系表示本发明之实施形态2的半导体记忆装置 之主要构成的时序图。 图12系表示本发明之实施形态3的半导体记忆装置 之主要构成的方块图。 图13系表示本发明之实施形态3的半导体记忆装置 之主要构成的时序图。 图14系表示习知的半导体记忆装置之主要构成的 方块图。 图15系表示习知的半导体记忆装置之主要构成的 时序图。 图16系表示习知的半导体记忆装置中,记忆单元与 字元驱动器的构成图。 |
