执行初始和周期校准的排序器的结构和方法

摘要

本发明提供了一种排序器的结构、方法和计算机程序，用于在XDR^TM存储器系统中执行初始和周期校准。执行这些校准的存储器控制器被分割为相同的、独立的两半，每个半个部分包含一个电流/阻抗校准(i/z Cal)排序器和六个存储体排序器。i/z Cal排序器包含三个路径，它们执行XIO电流和终端校准以及XDR^TMDRAM电流和终端阻抗校准。每个存储体排序器包含正常读和写操作路径，重新使用该路径以完成接收设置、接收保持、发送设置、发送保持、XIO接收和XIO发送定时校准。初始和周期校准对确保在XIO和XDR^TM DRAM之间数据的准确传递是必要的。

主权项

1.一种排序器的结构，该排序器用于处理多个极端数据速率(XDR)存储器通道中的至少一个的不同类型的初始和周期校准，该极端数据速率(XDR)存储器通道用于与用于存储器系统的XDR动态随机访问存储器(DRAM)控制器相关联的总线，该结构包含：第一半XDR DRAM控制器；第二半XDR DRAM控制器，其与第一半控制器相同；与所述多个XDR存储器通道中的至少一个接口的控制器的各半个部分中的至少一个；以及多个排序器中的至少一个与用于处理不同类型的多个校准的所述控制器的半个部分的至少一个相关联。