| 主权项 |
1.一种沟渠电容浅沟绝缘之制作方法,包含有: 提供一半导体基底,其上具有一硬遮罩,其中该半 导体基底表面区分为逻辑区域(logic area)以及记忆 阵列区或(memory array area),该记忆阵列区域内已制 作有复数个深沟渠电容结构,各该深沟渠电容结构 包含有电容电极、电容介电层、电容下电极( storage node)以及颈氧化(collar oxide)层; 于该半导体基底上沈积一介电层; 将该介电层平坦化至该硬遮罩表面,剩余之介电层 则填满该深沟渠电容结构上方之凹陷缺口; 于该半导体基底上沈积一缓冲层; 于该缓冲层上沈积一底部抗反射层(BARC); 于该底部抗反射层上形成定义有记忆阵列区域浅 沟绝缘图案开口以及定义有逻辑区域浅沟绝缘图 案开口之光阻遮罩; 进行一电浆乾蚀刻,经由该记忆阵列区域浅沟绝缘 图案开口以及逻辑区域浅沟绝缘图案开口,利用该 介电层以及该头氧化层作为蚀刻遮罩,保护各该深 沟渠电容结构,选择性地蚀刻该底部抗反射层、该 缓冲层、该硬遮罩,最后蚀刻该半导体基底,分别 形成记忆阵列区域绝缘浅沟以及逻辑区域绝缘浅 沟; 去除该光阻遮罩以及该底部抗反射层;以及 于该记忆阵列区域绝缘浅沟以及逻辑区域绝缘浅 沟内填入沟渠绝缘材料。 2.如申请专利范围第1项所述之沟渠电容浅沟绝缘 之制作方法,其中将该介电层平坦化之方法系利用 进行一化学机械研磨(chemical mechanical polishing,CMP) 制程,以该硬遮罩为研磨停止层,将该介电层平坦 化至该硬遮罩表面。 3.如申请专利范围第1项所述之沟渠电容浅沟绝缘 之制作方法,其中该硬遮罩包含有氮化矽。 4.如申请专利范围第1项所述之沟渠电容浅沟绝缘 之制作方法,其中该缓冲层系由氮化矽所构成。 5.如申请专利范围第1项所述之沟渠电容浅沟绝缘 之制作方法,其中该缓冲层之厚度约为500埃。 6.一种沟渠电容浅沟绝缘之制作方法,包含有: 提供一半导体基底,其上具有一硬遮罩,其中该半 导体基底上已制作有复数个深沟渠电容结构,各该 深沟渠电容结构包含有电容电极、电容介电层、 电容下电极以及颈氧化层; 于该半导体基底上沈积一介电层; 将该介电层平坦化至该硬遮罩表面,剩余之介电层 则填满该深沟渠电容结构上方之凹陷缺口; 于该半导体基底上沈积一缓冲层; 于该缓冲层上形成定义有浅沟绝缘图案开口之光 阻遮罩; 进行一电浆乾蚀刻,经由该浅沟绝缘图案开口,利 用该介电层以及该颈氧化层作为蚀刻遮罩,保护各 该深沟渠电容结构,选择性地蚀刻该缓冲层、该硬 遮罩,最后蚀刻该半导体基底,形成绝缘浅沟; 去除该光阻遮罩;以及 于该绝缘浅沟内填入沟渠绝缘材料。 7.如申请专利范围第6项所述之沟渠电容浅沟绝缘 之制作方法,其中该缓冲层上另形成有一底部抗反 射层。 8.如申请专利范围第6项所述之沟渠电容浅沟绝缘 之制作方法,其中将该介电层平坦化之方法系利用 进行一化学机械研磨(CMP)制程,以该硬遮罩为研磨 停止层,将该介电层平坦化至该硬遮罩表面。 9.如申请专利范围第6项所述之沟渠电容浅沟绝缘 之制作方法,其中该硬遮罩包含有氮化矽。 10.如申请专利范围第6项所述之沟渠电容浅沟绝缘 之制作方法,其中该缓冲层系由氮化矽所构成。 11.如申请专利范围第10项所述之沟渠电容浅沟绝 缘之制作方法,其中该缓冲层之厚度约为500埃。 图式简单说明: 图一至图五为习知制作沟渠电容浅沟绝缘之剖面 示意图。 图六至图十一为本发明可与逻辑制程相容之沟渠 电容浅沟绝缘制作方法之剖面示意图。 |
