| 主权项 |
1.一种分裂闸快闪记忆胞,包含: 一N型井区形成于一基材之中,其中该N型井区之中 形成有一P+源极、一P+汲极以及延伸于该P+源极和P +汲极之间之一通道区; 一第一绝缘层配置于该N型井区之上; 一浮动闸配置于该第一绝缘层之上,其中该浮动闸 系配置于该通道区之一第一部分而非于该通道区 之一第二部分之上; 一第二绝缘层配置于该浮动闸之上;以及 一控制闸包含一第一部分与一第二部分,其中该控 制闸之该第一部分配置于该第一绝缘层与该通道 区之该第二部分之上,该控制闸之该第二部分配置 于该第二绝缘层之上,其中 该记忆胞系利用一带间传导热电子(Band-to-Band Hot Electron, BBHE)技术进行程式作业,以及利用一多晶矽 间穿隧(polysilicon-polysilicon tunneling)技术进行抹除 作业。 2.如专利申请范围第1项所述之记忆胞,其中该第二 绝缘层具有一顶壁部分配置于该浮动闸之上,以及 一侧壁部分紧邻于该浮动闸。 3.如专利申请范围第2项所述之记忆胞,其中该控制 闸之该第一部分之位置紧邻于该第二绝缘层之该 侧壁部分,该控制闸之该第二部分配置于该第二绝 缘层之该顶壁部分之上,用以将该浮动闸之耦合电 容降至最低。 4.如专利申请范围第1项所述之记忆胞,其中该通道 区为一P型通道。 5.如专利申请范围第1项所述之记忆胞,其中该浮动 闸包含一顶盖部分,用以与无该顶盖部分之该记忆 胞相比较下,能够产生更加强大的电场。 6.如专利申请范围第1项所述之记忆胞,其中该记忆 胞系操作于双高电压之下。 7.如专利申请范围第1项所述之记忆胞,其中该记忆 胞系操作于单高电压之下。 8.如专利申请范围第1项所述之记忆胞,其中该P+汲 极与该记忆胞之一位元线相连接。 9.如专利申请范围第1项所述之记忆胞,其中该控制 闸与该记忆胞之一字元线相连接。 10.一种改善快闪记忆胞之持续特性之方法,包含了 步骤: 定义包含了一分裂闸P型通道之该快闪记忆胞; 利用一多晶矽层间穿隧技术抹除该快闪记忆胞;以 及 利用一带间传导热电子技术程式该快闪记忆胞。 11.如专利申请范围第10项所述之方法,其中该快闪 记忆胞之结构,包含: 一N型井区形成于一基材之中,其中该N型井区之中 形成有一P+源极、一P+汲极以及延伸于该P+源极和P +汲极之间之一通道区; 一第一绝缘层配置于该N型井区之上; 一浮动闸配置于该第一绝缘层之上,其中该浮动闸 系配置于该通道区之一第一部分而非于该通道区 之一第二部分之上; 一第二绝缘层配置于该浮动闸之上;以及 一控制闸包含一第一部分与一第二部分,其中该控 制闸之该第一部分配置于该第一绝缘层与该通道 区之该第二部分之上,该控制闸之该第二部分配置 于该第二绝缘层之上。 12.如专利申请范围第11项所述之方法,其中该第二 绝缘层具有一顶壁部分配置于该浮动闸之上,以及 一侧壁部分紧邻于该浮动闸。 13.如专利申请范围第12项所述之方法,其中该控制 闸之该第一部分之位置紧邻于该第二绝缘层之该 侧壁部分,该控制闸之该第二部分配置于该第二绝 缘层之该顶壁部分之上,用以将该浮动闸之耦合电 容降至最低。 14.如专利申请范围第11项所述之方法,其中该通道 区为一P型通道。 15.如专利申请范围第11项所述之方法,其中该浮动 闸包含一顶盖部分,用以与无该顶盖部分之该记忆 胞相比较下,能够产生更加强大的电场。 16.如专利申请范围第11项所述之方法,其中该记忆 胞系操作于双高电压之下。 17.如专利申请范围第11项所述之方法,其中该记忆 胞系操作于单高电压之下。 18.如专利申请范围第11项所述之方法,其中该P+汲 极与该记忆胞之一位元线相连接。 19.如专利申请范围第11项所述之方法,其中该控制 闸与该记忆胞之一字元线相连接。 图式简单说明: 第1图为符合本发明实施例之分裂闸P型通道快闪 记忆胞之横截面图; 第2图为符合本发明实施例,具有顶盖之P型通道快 闪记忆胞之横截面图; 第3图为符合本发明实施例,说明第1图及第2图所示 之记忆胞100及200之示范性操作电压准位表; 第4A图为符合本发明实施例,说明第1图及第2图所 示之记忆胞100及200之持续效能之图表; 第4B图为说明一般堆叠闸N型通道快闪记忆胞之持 续效能之图表;以及 第5图为符合本发明实施例,说明快闪记忆胞之持 续效能改善方法之流程图。 |
