| 主权项 |
1.一种积体电路,包含: 一具有形成于一半导体基板上之第一及第二杂质 区域的第一电晶体; 一位于该第一电晶体上之第一层间绝缘层; 一具有位于该第一层间绝缘层上相对于该第一电 晶体之第一及第二杂质区域的第二电晶体; 一位于该第二电晶体上相对于该第一层间绝缘层 之第二层间绝缘层; 一具有位于该第二层间绝缘层上相对于该第二电 晶体之第一及第二杂质区域的第三电晶体; 一位于该第三电晶体上相对于该第二层间绝缘层 的第三层间绝缘层;及 一插入该第一、该第二及该第三层间绝缘层将该 第一电晶体之该第一杂质区域、该第二电晶体之 该第一杂质区域及第三电晶体之该第一杂质区域 彼此电连接之节点插塞。 2.如请求项1之积体电路,其中该第二电晶体重叠该 第一电晶体,且其中该第三电晶体重叠该第二电晶 体。 3.如请求项1之积体电路,其中该第一电晶体包含一 主体电晶体,且该第二及该第三电晶体包含薄膜电 晶体。 4.如请求项3之积体电路,其中该第二及该第三电晶 体各包含单晶薄膜电晶体。 5.如请求项1之积体电路,进一步包含: 一位于该第二电晶体之该第一杂质区域与该第一 电晶体之该第一杂质区域之间的下部节点半导体 插塞;及 一位于该第三电晶体之该第一杂质区域与该第二 电晶体之该第一杂质区域之间的上部节点半导体 插塞, 其中该节点插塞亦电连接至该下部及该上部节点 半导体插塞。 6.如请求项5之积体电路,其中该下部及该上部节点 半导体插塞各包含单晶半导体插塞,且该节点插塞 包含一金属插塞。 7.如请求项6之积体电路,其中该节点插塞形成一关 于P型半导体与N型半导体材料之欧姆接触。 8.如请求项7之积体电路,其中该金属插塞包含一钨 插塞。 9.如请求项8之积体电路,其中该金属插塞进一步包 含一围绕该钨插塞之障蔽金属层。 10.如请求项5之积体电路,其中该下部节点半导体 插塞及该第一电晶体之该第一杂质区域具有相同 之传导率类型。 11.如请求项5之积体电路,其中该下部节点半导体 插塞及该第一电晶体之该第一杂质区域具有不同 之传导率类型,且其中该节点插塞与该第一电晶体 之该第一杂质区域直接接触。 12.一种静态随机存取记忆体(SRAM)单元,包含: 一具有一至少部分地形成于一半导体基板中之第 一杂质区域的第一主体电晶体; 一具有一至少部分地形成于该半导体基板中之第 一杂质区域的第二主体电晶体; 一位于该第一及该第二主体电晶体上之第一层间 绝缘层; 一具有一位于该第一层间绝缘层上之第一杂质区 域的第一下部薄膜电晶体; 一具有一位于该第一层间绝缘层上之第一杂质区 域的第二下部薄膜电晶体; 一位于该第一及该第二下部薄膜电晶体上之第二 层间绝缘层; 一具有一位于该第二层间绝缘层上之第一杂质区 域的第一上部薄膜电晶体; 一具有一位于该第二层间绝缘层上之第一杂质区 域的第二上部薄膜电晶体; 一位于该第一及该第二上部薄膜电晶体上之第三 层间绝缘层; 一插入该第一、该第二及该第三层间绝缘层将该 第一主体电晶体之该第一杂质区域、该第一下部 薄膜电晶体之该第一杂质区域及该第一上部薄膜 电晶体之该第一杂质区域彼此电连接之第一节点 插塞;及 一插入该第一、该第二及该第三层间绝缘层将该 第二主体电晶体之该第一杂质区域、该第二下部 薄膜电晶体之该第一杂质区域及该第二上部薄膜 电晶体之该第一杂质区域彼此电连接之第二节点 插塞。 13.如请求项12之SRAM单元,其中该第一下部薄膜电晶 体重叠该第一主体电晶体,且其中该第二下部薄膜 电晶体重叠该第二主体电晶体,且其中该第一上部 薄膜电晶体重叠该第一下部薄膜电晶体,且其中该 第二上部薄膜电晶体重叠该第二下部薄膜电晶体 。 14.如请求项12之SRAM单元,其中该第一及该第二下部 薄膜电晶体与该第一及该第二上部薄膜电晶体各 包含单晶薄膜电晶体。 15.如请求项12之SRAM单元,进一步包含: 一位于该第一下部薄膜电晶体之该第一杂质区域 与该第一主体电晶体之该第一杂质区域之间的第 一下部节点半导体插塞; 一位于该第一上部薄膜电晶体之该第一杂质区域 与该第一下部薄膜电晶体之该第一杂质区域之间 的第一上部节点半导体插塞; 一位于该第二下部薄膜电晶体之该第一杂质区域 与该第二主体电晶体之该第一杂质区域之间的第 二下部节点半导体插塞;以及 一位于该第二上部薄膜电晶体之该第一杂质区域 与该第二下部薄膜电晶体之该第一杂质区域之间 的第二上部节点半导体插塞, 其中该第一节点插塞电连接至该第一下部节点半 导体插塞及该第一上部节点半导体插塞,且其中该 第二节点插塞电连接至该第二下部节点半导体插 塞及该第二上部节点半导体插塞。 16.如请求项15之SRAM单元,其中该第一及该第二上部 节点半导体插塞与该第一及该第二下部节点半导 体插塞各包含单晶半导体插塞,且其中该等第一及 第二节点插塞各包含金属插塞。 17.如请求项16之SRAM单元,其中该等第一及第二节点 插塞之各个均与P型半导体及N型半导体材料形成 一欧姆接触。 18.如请求项16之SRAM单元,其中该等第一及第二节点 插塞各包含一钨插塞。 19.如请求项18之SRAM单元,其中该等第一及第二节点 插塞之各个进一步包含一围绕该钨插塞之障蔽金 属层。 20.如请求项15之SRAM单元,其中该第一下部节点半导 体插塞与该第一主体电晶体之该第一杂质区域具 有相同之传导率类型,且该第二下部节点半导体插 塞与该第二主体电晶体之该第一杂质区域具有相 同之传导率类型。 21.如请求项15之SRAM单元,其中该第一下部节点半导 体插塞与该第一主体电晶体之该第一杂质区域具 有一不同之传导率类型,且其中该第二下部节点半 导体插塞与该第二主体电晶体之该第一杂质区域 具有一不同之传导率类型,且其中该第一节点插塞 与该第一主体电晶体之该第一杂质区域直接接触, 且其中该第二节点插塞与该第二主体电晶体之该 第一杂质区域直接接触。 22.如请求项12之SRAM单元,其中该第一及该第二主体 电晶体分别包含第一及第二N通道驱动电晶体,且 其中该第一主体电晶体之该第一杂质区域包含该 第一主体电晶体之汲极区,且其中该第二电晶体之 该第一杂质区域包含该第二主体电晶体之汲极区 。 23.如请求项22之SRAM单元,其中该第一N通道驱动电 晶体具有一电连接至该第二节点插塞之闸极,且其 中该第二N通道驱动电晶体具有一电连接至该第一 节点插塞之闸极。 24.如请求项23之SRAM单元,其中该第一及该第二下部 薄膜电晶体分别包含第一及第二P通道负载电晶体 ,且其中该第一及该第二上部薄膜电晶体分别包含 第一及第二N通道转移电晶体,且其中该第一下部 薄膜电晶体之该第一杂质区域包含该第一下部薄 膜电晶体之一汲极区,且其中该第二下部薄膜电晶 体之该第一杂质区域包含该第二下部薄膜电晶体 之一汲极区,且其中该第一上部薄膜电晶体之该第 一杂质区域包含该第一上部薄膜电晶体之一源极 区,且其中该第二上部薄膜电晶体之该第一杂质区 域包含该第二上部薄膜电晶体之一源极区。 25.如请求项24之SRAM单元,其中该第一P通道负载电 晶体具有一电连接至该第二节点插塞之闸极,且该 第二P通道负载电晶体具有一电连接至该第一节点 插塞之闸极。 26.如请求项24之SRAM单元,其中该第一及该第二N通 道转移电晶体具有彼此电连接以用作一字元线之 闸极。 27.如请求项24之SRAM单元,进一步包含: 一电连接至该第一及该第二N通道驱动电晶体之接 地线;及 一电连接至该第一及该第二P通道负载电晶体之电 力线; 其中该接地线及该电力线大体上与该第一N通道驱 动电晶体之一闸极平行并与该第二N通道驱动电晶 体之一闸极平行。 28.如请求项25之SRAM单元,进一步包含: 一电连接至该第一N通道转移电晶体之该汲极区的 第一位元线;及 一电连接至该第二N通道转移电晶体之该汲极区的 第二位元线, 其中该第一及该第二位元线越过该电力线及该接 地线。 29.如请求项28之SRAM单元,其中当自一垂直于该半导 体基板之主平面之轴观看时,该第一位元线大体上 垂直于该第一N通道驱动电晶体之一闸极、该第一 P通道负载电晶体之一闸极及该第一N通道转移电 晶体之一闸极,且当自一垂直于该半导体基板之该 主平面之轴观看时,该第二位元线大体上垂直于该 第二N通道驱动电晶体之一闸极、该第二P通道负 载电晶体之一闸极及该第二N通道转移电晶体之一 闸极。 30.如请求项23之SRAM单元,其中该第一及该第二下部 薄膜电晶体分别包含第一及第二N通道转移电晶体 ,且其中该第一及该第二上部薄膜电晶体分别包含 第一及第二P通道负载电晶体,且其中该第一下部 薄膜电晶体之该第一杂质区域包含该第一下部薄 膜电晶体之一源极区,且其中该第二下部薄膜电晶 体之该第一杂质区域包含该第二下部薄膜电晶体 之一源极区,且其中该第一上部薄膜电晶体之该第 一杂质区域包含该第一上部薄膜电晶体之一汲极 区,且其中该第二上部薄膜电晶体之该第一杂质区 域包含该第二上部薄膜电晶体之一汲极区。 31.如请求项30之SRAM单元,其中该第一P通道负载电 晶体具有一电连接至该第二节点插塞之闸极,且其 中该第二P通道负载电晶体具有一电连接至该第一 节点插塞之闸极。 32.一种静态随机存取记忆体(SRAM)单元,包含: 一位于一界定第一及第二有效区域之半导体基板 中的绝缘层; 分别至少部分地位于该第一及该第二有效区域之 一第一主体电晶体及一第二主体电晶体; 一位于该第一及该第二主体电晶体上之第一层间 绝缘层; 位于该第一层间绝缘层上之一第一单晶下部主体 图案及一第二单晶下部主体图案; 分别位于该第一及该第二下部主体图案上之一第 一下部薄膜电晶体及一第二下部薄膜电晶体; 一位于该第一及该第二下部薄膜电晶体上之第二 层间绝缘层; 位于该第二层间绝缘层上之一第一单晶上部主体 图案及一第二单晶上部主体图案; 分别位于该第一及该第二上部主体图案上之一第 一上部薄膜电晶体及一第二上部薄膜电晶体; 一位于该第一及该第二上部薄膜电晶体上之第三 层间绝缘层; 一插入该第一、该第二及该第三层间绝缘层将该 第一主体电晶体之一第一杂质区域、该第一下部 薄膜电晶体之一第一杂质区域及该第一上部薄膜 电晶体之一杂质区域彼此电连接之第一节点插塞; 及 一插入该第一、该第二及该第三层间绝缘层将该 第二主体电晶体之一第一杂质区域、该第二下部 薄膜电晶体之一第一杂质区域及该第二上部薄膜 电晶体之一第一杂质区域彼此电连接之第二节点 插塞。 33.如请求项32之SRAM单元,其中该第一及该第二主体 电晶体分别包含第一及第二N通道驱动电晶体,且 其中该第一主体电晶体之该第一杂质区域包含该 第一主体电晶体之汲极区,且其中该第二主体电晶 体之该第一杂质区域包含该第二主体电晶体之汲 极区。 34.如请求项33之SRAM单元,其中该第一N通道驱动电 晶体具有一电连接至该第二节点插塞之闸极,且其 中该第二N通道,驱动电晶体具有一电连接至该第 一节点插塞之闸极。 35.如请求项33之SRAM单元,进一步包含: 一以一垂直于该第一有效区域之方向自该第一有 效区域之一第一端延伸之第一接地有效区域;及 一以一垂直于该第二有效区域之方向自该第二有 效区域之一第一端延伸之第二接地有效区域。 36.如请求项35之SRAM单元,其中该第一及该第二下部 薄膜电晶体分别为第一及第二P通道负载电晶体, 且其中该第一及该第二上部薄膜电晶体分别为第 一及第二N通道转移电晶体,且其中该第一下部薄 膜电晶体之该第一杂质区域包含该第一下部薄膜 电晶体之一汲极区,且其中该第二下部薄膜电晶体 包含该第二下部薄膜电晶体之一汲极区,且其中该 第一上部薄膜电晶体之该第一杂质区域包含该上 部薄膜电晶体之一源极区,且其中该第二上部薄膜 电晶体之该第一杂质区域包含该第二上部薄膜电 晶体之一源极区。 37.如请求项36之SRAM单元,其中该第一下部主体图案 重叠该第一有效区域,且其中该第二下部主体图案 重叠该第二有效区域,且其中该第一上部主体图案 重叠该第一下部主体图案,且其中该第二上部主体 图案重叠该第二下部主体图案。 38.如请求项37之SRAM单元,其中该第一负载电晶体之 一闸极重叠该第一驱动电晶体之一闸极,且其中该 第二负载电晶体之一闸极重叠该第二驱动电晶体 之该闸极,且其中该第一负载电晶体之该闸极电连 接至该第二节点插塞,且其中该第二负载电晶体之 该闸极电连接至该第一节点插塞。 39.如请求项37之SRAM单元,其中该第一下部主体图案 进一步包括一重叠该第一接地有效区域之一部分 的延伸部分,且其中该第二下部主体图案进一步包 括一重叠该第二接地有效区域之一部分的延伸部 分。 40.如请求项36之SRAM单元,其中该第一转移电晶体之 一闸极电连接至该第二转移电晶体之一闸极以用 作一字元线。 41.如请求项35之SRAM单元,进一步包含: 一电连接至该第一及该第二接地有效区域之接地 线;其中该接地线越过该第一及该第二有效区域。 42.如请求项39之SRAM单元,进一步包含: 一电连接至该第一及该第二下部主体图案之该等 延伸部分的电力线,其中该电力线越过该第一及该 第二有效区域。 43.如请求项36之SRAM单元,进一步包含: 平行于该第一位元线之一第一位元线及一第二位 元线, 其中该第一位元线电连接至该第一转移电晶体之 一汲极区; 其中该第二位元线电连接至该第二转移电晶体之 一汲极区;及 其中该第一及该第二位元线越过该第一及该第二 接地有效区域。 44.如请求项43之SRAM单元,其中当自一垂直于该半导 体基板之该主平面之轴观看时,该第一位元线大体 上垂直于该第一N通道驱动电晶体之一闸极、该第 一P通道负载电晶体之一闸极及该第一N通道转移 电晶体之一闸极,且其中当自一垂直于该半导体基 板之该主平面之轴观看时,该第二位元线大体上垂 直于该第二N通道驱动电晶体之一闸极、该第二P 通道电晶体之一闸极及该第二N通道转移电晶体之 一闸极。 45.一种制造一静态随机存取记忆体(SRAM)单元之方 法,包含: 于一半导体基板上形成第一及第二主体电晶体,该 等主体电晶体各包括间隔之第一及第二杂质区域 及一位于一在该第一及该第二杂质区域之间的通 道区域上之闸极; 于具有该第一及该第二主体电晶体之该半导体基 板上形成一第一层间绝缘层; 形成一插入该第一层间绝缘层以与该第一主体电 晶体之该第一杂质区域电接触之第一下部节点半 导体插塞; 形成一插入该第一层间绝缘层以与该第二主体电 晶体之该第一杂质区域电接触之第二下部节点半 导体插塞; 于该第一层间绝缘层上形成一第一下部薄膜电晶 体及一第二下部薄膜电晶体,该第一及该第二下部 薄膜电晶体各包括间隔之第一及第二杂质区域及 一位于一在该第一与该第二杂质区域之间的通道 区域上之闸极,其中该第一下部薄膜电晶体之该第 一杂质区域与该第一下部节点半导体插塞电接触, 且其中该第二下部薄膜电晶体之该第一杂质区域 与该第二下部节点半导体插塞电接触; 于具有该第一及该第二下部薄膜电晶体之该半导 体基板上形成一第二层间绝缘层; 形成一插入该第二层间绝缘层以与该第一下部薄 膜电晶体之该第一杂质区域电接触之第一上部节 点半导体插塞; 形成一插入该第二层间绝缘层以与该第二下部薄 膜电晶体之该第一杂质区域电接触之第二上部节 点半导体插塞; 于该第二层间绝缘层上形成一第一上部薄膜电晶 体及一第二上部薄膜电晶体,该第一及该第二上部 薄膜电晶体各包括间隔之第一及第二杂质区域及 一位于一在该第一与该第二杂质区域之间的通道 区域上之闸极,其中该第一上部薄膜电晶体之该第 一杂质区域与该第一上部节点半导体插塞电接触, 且其中该第二上部薄膜电晶体与该第二上部节点 半导体插塞电接触; 于具有该第一及该第二上部薄膜电晶体之该半导 体基板上形成一第三层间绝缘层;及 形成各至少部分地插入该第一、该第二及该第三 层间绝缘层之一第一节点插塞及一第二节点插塞, 该第一节点插塞将该第一主体电晶体之该第一杂 质区域、该第一下部薄膜电晶体之该第一杂质区 域及该第一上部薄膜电晶体之该第一杂质区域彼 此电连接,且该第二节点插塞将该第二主体电晶体 之该第一杂质区域、该第二下部薄膜电晶体之该 第一杂质区域及该第二上部薄膜电晶体之该第一 杂质区域彼此电连接。 46.如请求项45之方法,其中形成该第一及该第二下 部节点半导体插塞包含: 图案化该第一层间绝缘层以形成一曝露该第一主 体电晶体之该第一杂质区域的第一下部节点接触 孔,及一曝露该第二主体电晶体之该第一杂质区域 的第二下部节点接触孔; 使用一选择性磊晶成长技术于该第一下部节点接 触孔中形成一第一下部单晶半导体插塞;及 使用一选择性磊晶成长技术于该第二下部节点接 触孔之形成一第二下部单晶半导体插塞。 47.如请求项46之方法,其中该第一下部薄膜电晶体 重叠该第一主体电晶体,且其中该第二下部薄膜电 晶体重叠该第二主体电晶体。 48.如请求项47之方法,其中于该第一层间绝缘层上 形成该第一下部薄膜电晶体包含形成一在该第一 层间绝缘层上并与该第一下部单晶插塞直接接触 之第一下部主体图案,且于该第二下部主体图案上 形成该第二下部薄膜电晶体;且其中于该第一层间 绝缘层上形成该第二下部薄膜电晶体包含形成一 在该第一层间绝缘层上并与该第二下部单晶插塞 直接接触之第二下部主体图案,且于该第二下部主 体图案上形成该第二下部薄膜电晶体。 49.如请求项48之方法,其中形成该第一下部主体图 案包含使用该第一下部单晶插塞作为一晶种图案 来形成一结晶化之第一下部主体图案,且其中形成 该第二下部主体图案包含使用该第二下部单晶插 塞作为一晶种图案来形成一结晶化之第二下部主 体图案。 50.如请求项49之方法,其中形成一结晶化第一下部 主体图案包含形成一非晶半导体层或一多晶半导 体层,接着使用一固相磊晶技术来结晶化该非晶或 多晶半导体层,且其中形成一结晶化第二下部主体 图案包含形成一非晶半导体层或一多晶半导体层, 接着使用一固相磊晶技术来结晶化该非晶或多晶 半导体层。 51.如请求项45之方法,其中形成该第一及该第二上 部节点半导体插塞包含: 图案化该第二层间绝缘层以形成一曝露该第一下 部薄膜电晶体之该第一杂质区域的第一上部节点 接触孔,及一曝露该第二下部薄膜电晶体之该第一 杂质区域的第二上部节点接触孔; 使用一选择性磊晶成长技术分别于该第一及该第 二上部节点接触孔之中形成第一及第二单晶半导 体插塞。 52.如请求项51之方法,其中该第一上部薄膜电晶体 重叠该第一下部薄膜电晶体,且其中该第二上部薄 膜电晶体重叠该第二下部薄膜电晶体。 53.如请求项50之方法,其中形成该第一上部薄膜电 晶体包含形成一在该第二层间绝缘层上并与该第 一上部单晶插塞直接接触之第一上部主体图案,接 着于该第一上部主体图案上形成该第一上部薄膜 电晶体;且其中形成该第二上部薄膜电晶体包含形 成一在该第二层间绝缘层上并与该第二上部单晶 插塞直接接触之第二上部主体图案,接着于该第二 上部主体图案上形成该第二上部薄膜电晶体。 54.如请求项53之方法,其中形成该第一上部主体图 案包含使用该第一上部单晶插塞作为一晶种图案 来形成一结晶化之第一上部主体图案,且其中形成 该第二上部主体图案包含使用该第二上部单晶插 塞作为一晶种图案来形成一结晶化之第二上部主 体图案。 55.如请求项54之方法,其中形成一结晶化第一上部 主体图案包含形成一非晶半导体层或一多晶半导 体层,接着使用一固相磊晶技术来结晶化该非晶或 多晶半导体层,且其中形成一晶化第二上部主体图 案包含形成一非晶半导体层或一多晶半导体层,接 着使用一固相磊晶技术来结晶化该非晶或多晶半 导体层。 56.如请求项45之方法,其中该第一及该第二主体电 晶体分别为第一及第二N通道驱动电晶体,该第一 及该第二下部薄膜电晶体分别为第一及第二P通道 负载电晶体,且该第一及该第二上部薄膜电晶体分 别为第一及第二N通道转移电晶体。 57.如请求项56之方法,其中该第一及该第二主体电 晶体之该等第一杂质区域、该第一及该第二下部 薄膜电晶体之该等第一杂质区域及该第一及该第 二上部薄膜电晶体之该等第二杂质区域各包含一 汲极区,且其中该第一及该第二主体电晶体之该等 第二杂质区域、该第一及该第二下部薄膜电晶体 之该等第二杂质区域及该第一及该第二上部薄膜 电晶体之该等第一杂质区域各包含一源极区。 58.如请求项45之方法,其中该第一节点插塞系由一 与P型及N型半导体材料均形成一欧姆接触之金属 层形成。 59.如请求项54之方法,其中该第一驱动电晶体之一 闸极邻近该第二驱动电晶体之该汲极区,其中该第 二驱动电晶体之一闸极邻近该第一驱动电晶体之 该汲极区,其中该第一负载电晶体之一闸极邻近该 第二负载电晶体之该汲极区,且其中该第二负载电 晶体之一闸极邻近该第一负载电晶体之该汲极区 。 60.如请求项57之方法,其中该第一转移电晶体之一 闸极与该第二转移电晶体之一闸极电接触以用作 一字元线。 61.如请求项59之方法,其中形成该第一及该第二节 点插塞包含: 图案化该第一、该第二及该第三层间绝缘层以形 成一曝露至少该第一转移电晶体之该源极区、该 第一上部节点半导体插塞、该第一负载电晶体之 该汲极区、该第一下部节点半导体插塞、该第二 负载电晶体之该闸极及该第二驱动电晶体之该闸 极的第一节点接触孔;并形成一曝露至少该第二转 移电晶体之该源极区、该第二上部节点半导体插 塞、该第二负载电晶体之该汲极区、该第二下部 节点半导体插塞、该第一负载电晶体之该闸极及 该第一驱动电晶体之该闸极的第二节点接触孔;以 及 分别于该第一及该第二节点接触孔之中形成第一 及第二金属插塞。 62.如请求项61之方法,其中该第一节点接触孔曝露 该第一驱动电晶体之该汲极区,且其中该第二节点 接触孔曝露该第二驱动电晶体之该汲极区。 63.如请求项61之方法,其中形成该第一及该第二金 属插塞包含: 于具有该第一及该第二节点接触孔之该半导体基 板之一顶部表面上形成一钨层;及 平面化该钨层直至曝露该第三层间绝缘层,以分别 于该第一及该第二节点接触孔之中形成第一及第 二钨插塞。 64.如请求项63之方法,进一步包含先于形成该钨层 而形成一障蔽金属层,并在该钨层之平面化过程中 平面化该障蔽金属层。 65.如请求项59之方法,其中形成该第一及该第二节 点插塞包含: 图案化该第一、该第二及该第三层间绝缘层、该 第一及该第二转移电晶体之该等源极区、该第一 及该第二上部节点半导体插塞、该第一及该第二 负载电晶体之该等汲极区及该第一及该第二下部 节点半导体插塞,以形成一曝露至少该第一转移电 晶体之该源极区、第一负载电晶体之该汲极区、 该第二负载电晶体之该闸极及该第二驱动电晶体 之该闸极的第一节点接触孔;并形成一曝露至少该 第二转移电晶体之该源极区、该第二负载电晶体 之该汲极区、该第一负载电晶体之该闸极及该第 一驱动电晶体之该闸极的第二节点接触孔,在形成 该第一及该第二节点接触孔时,该第一及该第二下 部节点半导体插塞凹陷,使得其分别保持在该第一 驱动电晶体之该汲极区与该第二驱动电晶体之该 汲极区上;及 分别于该第一及该第二节点接触孔中形成第一及 第二金属插塞。 66.如请求项65之方法,其中该第一节点接触孔曝露 邻近该第一凹陷下部节点半导体插塞之该第一驱 动电晶体之该汲极区,且其中该第二节点接触孔曝 露邻近该第二凹陷下部节点半导体插塞之该第二 驱动电晶体之该汲极区。 67.如请求项65之方法,其中形成该第一及该第二金 属插塞包含: 于具有该第一及该第二节点接触孔之该半导体基 板之一顶部表面上形成一钨层;及 平面化该钨层直至曝露该第三层间绝缘层,以于该 第一节点接触孔之中形成一第一钨插塞并于该第 二节点接触孔中形成一第二钨插塞。 68.如请求项67之方法,进一步包含在形成该钨层前 形成一障蔽金属层,并在该钨层之平面化过程中平 面化该障蔽金属层。 69.如请求项57之方法,进一步包含: 形成一电连接位于具有该第一及该第二节点插塞 之该半导体基板上的该第一及该第二驱动电晶体 之该等源极区的接地线;及 形成一电连接位于具有该第一及该第二节点插塞 之该半导体基板上的该第一及该第二负载电晶体 之该等源极区的电力线。 70.如请求项69之方法,进一步包含于具有该电力线 及该接地线之该半导体基板上形成第一及第二位 元线,其中该第一及该第二位元线分别电连接至该 第一转移电晶体之该汲极区及该第二转移电晶体 之该汲极区。 图式简单说明: 图1为CMOS SRAM单元之实施例的等效电路图。 图2为根据本发明之实施例说明CMOS SRAM单元之有效 区域及驱动闸极之平面图。 图3为根据本发明之实施例说明CMOS SRAM单元之第一 及第二下部节点半导体插塞与第一及第二下部单 晶体层之平面图。 图4为根据本发明之实施例说明CMOS SRAM单元之第一 及第二负载闸极与第一及第二上部节点半导体插 塞之平面图。 图5为根据本发明之实施例说明CMOS SRAM单元之第一 及第二上部单晶体层与字元线之平面图。 图6为根据本发明之实施例说明CMOS SRAM单元之第一 及第二节点插塞之平面图。 图7为根据本发明之实施例说明CMOS SRAM单元之第一 及第二电力线接触插塞与第一及第二接地线接触 插塞之平面图。 图8为根据本发明之实施例说明CMOS SRAM单元之电力 线及接地线之平面图。 图9为根据本发明之实施例说明CMOS SRAM单元之第一 及第二位元线接触插塞与第一及第二位元线之平 面图。 图10A-17A为根据本发明之实施例分别沿着图2-9中的 线I-I所取以说明制造CMOS SRAM单元之方法之截面图 。 图10B-17B为根据本发明之实施例分别沿着图2-9中的 线II-II所取以说明制造CMOS SRAM单元之方法之截面 图。 图14C为根据本发明之其它实施例说明CMOS SRAM单元 之第一节点接触结构的截面图。 |
