| 主权项 |
1.一种延迟电路,包含: 第一延迟电路列,具有多段之延迟单元; 第二延迟电路列,具有多段的延迟单元;以及 多数之转送电路,对应于该第一延迟电路列各段而 设,分别接收该第一延迟电路列各段之延迟单元的 输出,且分别基于输入之控制信号,而控制该延迟 单元的输出的往该第二延迟电路列之对应段之转 送; 其中: 该第一延迟电路列各段之延迟单元,将输入于该延 迟单元的信号反转轮出; 该第二延迟电路列各段的延迟单元包含一逻辑电 路,将对应于该延迟单元之该转送电路的输出信号 ,及该延迟单元之前段的延迟单元之输出信号予以 输入,并将输入之信号的逻辑运算结果输出至后段 。 2.如申请专利范围第1项之延迟电路,其中: 输入于该第一延迟电路列之输入端经该第一延迟 电路列传播之输入信号的边缘,透过以输入之控制 信号选择的转送电路,而输入到构成该第二延迟电 路列之延迟单元中之对应于该经选择的转送电路 的延迟单元,自该延迟单元经该第二延迟电路列朝 输出方向传播而由该第二延迟电路列之输出端输 出; 来自该第二延迟电路列之输出端的输出信号边缘, 系自对应之该输入信号边缘的时序,延迟了依下述 所规定之份量,即依构成经该选择之转送电路所确 定的传播路径之该第一及第二延迟电路列的段数 及该转送电路之延迟时间所规定之份量。 3.如申请专利范围第1项或第2项之延迟电路,其中: 将该第一延迟电路列之奇数段的延迟单元之输出 予以输入的多数转送电路中之一的该转送电路,系 依对应的控制信号而加以选择; 将该第一延迟电路列之偶数段的延迟单元之输出 予以输入的多数转送电路中之一的该转送电路,系 依对应的控制信号而加以选择; 自该第二延迟电路列输出之输出信号的上升及下 降时序,系对于输入至该第一延迟电路列之信号的 上升及下降,分别设定为可变。 4.如申请专利范围第1项或第2项之延迟电路,其中: 输入于该转送电路之控制信号,各就奇数段或偶数 段,在对应于某段之转送电路的控制信号被活化时 ,输入于该转送电路以下之段的转送电路之控制信 号均被活化。 5.一种延迟电路,具备: 第一延迟电路列,具有多段之延迟单元; 第二延迟电路列,具有多段的延迟单元; 第三延迟电路列,具有多段的延迟单元; 第一转送电路群,对应于该第一延迟电路列之特定 段而设,各基于输入之控制信号,而控制该第一延 迟电路列各段延迟单元的输出之往该第二延迟电 路列之对应段的转送;以及 第二转送电路群,对应于该第一延迟电路列之特定 段而设,各基于输入之控制信号,而控制该第三延 迟电路列各段延迟单元的输出之往该第三延迟电 路列之对应段的转送; 其中: 该第一延迟电路列各段之延迟单元,将输入于该延 迟单元的信号反转轮出; 该第二延迟电路列各段的延迟单元包含一逻辑电 路,将第一群转送电路中之对应于该延迟单元的一 转送电路之输出信号,及该延迟单元之前段的延迟 单元之输出信号予以输入,将输入之信号的逻辑运 算结果输出到后段; 该第三延迟电路列各段的延迟单元包含一逻辑电 路,将第二群转送电路中之对应于该延迟单元之一 转送电路的输出信号,及该延迟单元之前段的延迟 单元之输出信号予以输入,将输入之信号的逻辑运 算结果输出到后段。 6.一种延迟电路,至少包含: 一延迟电路列,具有多段之延迟单元; 第一开关,基于输入之控制信号而受ONOFF控制;及 第二开关,连接至该延迟电路列的延迟单元中,对 应于该控制信号之段数的延迟单元之输出,在该延 迟电路列输入传播之输入信号的上升或下降之一 方的迁移边缘通过对应于该选择控制信号的段数 之时,该第二开关成为ON,透过ON状态之该第一开关, 使共通节点由一逻辑値迁移至另一逻辑値; 其中更包含: 信号产生电路,连接于该共通节点,接收该共通节 点之该迁移,而产生上升或下降信号;以及 控制电路,接收输入至该延迟电路列之输入信号, 以该输入信号之上升或下降之另一方的迁移,设定 该共通节点于该一逻辑値。 7.如申请专利范围第6项之延迟电路,其中: 分别连接于该延迟电路列之不同段的多数延迟单 元之输出而受到ONOFF控制之多数的该第二开关 之一端,系共同连接于该共通节点; 在多数之该第二开关的各开关之另一端与电源之 间,分别设有输入该控制信号而受到被ONOFF控制 之该第一开关。 8.如申请专利范围第6项之延迟电路,其中: 该延迟电路列之延迟单元系以反转电路构成,由分 别连接于奇数段之各延迟单元的输出之该第二开 关,和对应于该第二开关之该第一开关所构成之串 联电路,系连接于为奇数段用而设之第一共通节点 ; 由分别连接于偶数段各延迟单元之输出的该第二 开关,和对应于该第二开关之该第一开关所构成之 串联电路,系连接于为偶数段用所设之第二共通节 点; 对于该第一及第二共通节点各具备该信号产生电 路; 输出之上升及下降相对于输入之上升及下降的延 迟,系分别使之为可变者。 9.一种延迟电路,具备: 延迟电路列,具有多段之延迟单元; 于控制端子接收该延迟电路列之每隔特定个之奇 数段的延迟单元之输出的开关,及于控制端子接收 控制信号之开关,两者的串联电路有多组并联连接 于第一电源与第一共通节点之间; 第一信号产生电路,在该第一共通节点系第二电源 电位时为ON,输出第一逻辑位准; 第一控制电路,基于输入信号及第一信号产生电路 之输出,而输出用以控制该第一共通节点的往该第 二电源电位设定之信号; 于控制端子接收该延迟电路列之每隔特定个之偶 数段的延迟单元之输出的开关,及于控制端子接收 控制信号之开关,两者的串联电路有多组并联连接 于该第一电源与第二共通节点之间; 第二信号产生电路,于该第二共通节点系第二电源 电位时为ON,输出第二逻辑位准;以及 第二控制电路,基于输入信号及该第二信号产生电 路之输出,而输出用以控制该第二共通节点的往该 第二电源电位设定的信号; 其中: 自该第一及第二信号产生电路输出:分别令该输入 信号之下降边缘延迟之信号,及分别令该输入信号 之上升边缘延迟之信号。 10.一种延迟电路,具备: 延迟电路列,具有多段之延迟单元; 于控制端子接收该延迟电路列之每隔特定个之第 一群奇数段的延迟单元之输出的开关,及于控制端 子接收控制信号之开关,两者的串联电路有多组并 联连接于第一电源与第一共通节点之间; 于控制端子接收该延迟电路列之每隔特定个之第 二群奇数段的延迟单元之输出的开关,及于控制端 子接收控制信号之开关,两者的串联电路有多组并 联连接于第一电源与第二共通节点之间; 第一信号产生电路,于该第一共通节点系第二电源 电位时为ON,输出第一逻辑位准; 第二信号产生电路,于该第二共通节点系该第二电 源电位时为ON,输出第一逻辑位准; 第一控制电路,基于输入信号及该第一及第二信号 产生电路之输出,输出控制该第一及第二共通节点 之往该第二电源电位的设定之信号; 于控制端子接收该延迟电路列之每隔特定个之第 一群偶数段的延迟单元之输出的开关,及于控制端 子接收控制信号之开关,两者的串联电路有多组并 联连接于该第一电源与第三共通节点之间; 于控制端子接收该延迟电路列之每隔特定个之第 二群偶数段的延迟单元之输出的开关,及于控制端 子接收控制信号之开关,两者的串联电路有多组并 联连接于该第一电源与第四共通节点之间; 第三信号产生电路,于该第三共通节点系该第二电 源电位时为ON,输出第二逻辑位准; 第四信号产生电路,于该第四共通节点系该第二电 源电位时为ON,输出第二逻辑位准;以及 第二控制电路,基于输入信号及该第三及第四信号 产生电路之输出,而输出控制该第三及第四共通节 点之往该第二电源电位设定的信号; 其中: 自该第一及第二信号产生电路,及该第三及第四信 号产生电路输出:使该输入信号之下降边缘各自延 迟之第一、第二输出信号,及使该输入信号之上升 边缘各自延迟之第三、第四输出信号。 11.一种延迟锁定回路装置,具备: 第一延迟电路,将输入时钟信号输入; 第二延迟电路,基于输出自该第一延迟电路之时钟 信号的上升,而进行输出信号之相位微调; 第三延迟电路,基于输出自该第一延迟电路之时钟 信号的下降,而进行输出信号之相位微调; 多工电路,输入该第二延迟电路之输出信号及该第 三延迟电路之输出信号,将输入之二个该输出信号 经多工化的输出时钟信号子以输出; 第一相位检测电路,以该输入时钟信号及来自该多 工电路之输出时钟信号为输入检测上升边缘之相 位差; 第二相位检测电路,以输入时钟信号及来自该多工 电路之输出时钟信号为输入检测下降边缘之相位 差; 第一计数器,计数该第一相位检测电路之相位检测 结果; 第二计数器,计数该第二相位检测电路之相位检测 结果; 第一选择电路,输出第一控制信号,该第一控制信 号用以基于该第一计数器之计数输出,而调整该第 一延迟电路之上升时序;以及 第二选择电路,输出第二控制信号,该第二控制信 号用以基于该第二计数器之计数输出,而调整该第 一延迟电路之下降时序; 其中: 该第一延迟电路系由如申请专利范围第1项至第10 项中任一项之延迟电路构成。 12.如申请专利范围第11项之延迟锁定回路装置,其 中: 该第一延迟电路输出下列信号:自该输入信号产生 之相位互异的多数上升边缘之信号,及自该输入信 号之反转信号产生之相位互异的多数下降边缘之 信号。 13.一种半导体记忆装置,其中: 具备如申请专利范围第11项之延迟锁定回路装置; 并具备:资料多工器,该资料多工器基于输出自该 多工电路之输出时钟信号的上升及下降边缘,而选 择平行输入之读取资料序列输出;及输出缓冲器, 输入该多工器之输出,而由资料输出端子输出。 14.如申请专利范围第13项之半导体记忆装置,其中: 具备延迟时间与该资料多工器等値之虚拟电路; 该虚拟电路,输入来自该多工电路之输出时钟信号 ,并基于该输出时钟信号之迁移,而输出回馈时钟 信号,来自该虚拟电路之回馈时钟信号被供给至该 第一、第二相位检测电路。 15.一种信号产生装置,具备如申请专利范围第1项 至第10项中任一项之延迟电路,使输出信号之上升 及下降边缘,对于输入信号之上升及下降边缘,可 独立地改变而输出。 16.一种时钟产生装置,产生和输入时钟信号同步之 内部时钟信号,且具备切换控制机构,可切换控制 下列模式: 基于控制信号,自该输入时钟信号之上升产生该内 部时钟信号之上升,自该输入时钟信号之下降产生 该内部时钟信号的下降之模式;以及 自该输入时钟之上升产生该内部时钟信号之下降, 自该输入时钟之下降产生该内部时钟信号的上升 之模式。 17.一种延迟锁定回路装置,产生同步于输入时钟信 号之内部时钟信号,具备: 第一相位检测电路,比较该输入时钟信号之上升及 该内部时钟信号的上升相位; 第二相位检测电路,比较该输入时钟信号之下降及 该内部时钟信号的下降相位;以及 第一及第二可变延迟电路,可随该第一及第二相位 检测电路之相位比较结果,而改变延迟; 其中: 将来自该第一及第二可变延迟电路之输出多工化 而得到之该内部时钟信号的上升及下降系可独立 地予以调整自如; 并具备: 模式判定电路,比较判定时钟周期及起始延迟量; 第一选择电路,基于该模式判定电路之模式判定结 果,将该第一及第二相位侦测电路之相位比较结果 ,选择用于该第一及第二可变延迟电路之任一的控 制;及 第二选择电路,将输出自该第一及第二可变延迟电 路之信号多工产生该内部时钟信号之时,基于该模 式判定结果,将各输出自该第一及第二可变延迟电 路之信号的上升及下降,切换用于该内部时钟信号 之上升及下降的任一。 18.一种延迟锁定回路装置,产生同步于输入时钟信 号之内部时钟信号,具备: 第一相位检测电路,比较该输入时钟信号之上升及 该内部时钟信号的上升之相位; 第二相位检测电路,比较该输入时钟信号之下降及 该内部时钟信号的下降之相位;以及 第一及第二可变延迟电路,可随该第一及第二相位 检测电路之相位比较结果,而改变延迟; 其中: 将来自该第一及第二可变延迟电路之输出予以多 工化而得到之该内部时钟信号的上升及下降系可 独立地予以调整自如; 更具备:模式判定电路,比较判定时钟周期及起始 延迟量; 该第一相位检测电路具备:随该模式判定结果,比 较该内部时钟信号之上升及该输入时钟信号之下 降的相位而变更之机构; 该第二相位比较电路具备:随该模式判定结果,比 较该内部时钟信号之下降及该参考时钟信号之上 升的相位而变更之机构; 且具备:随该模式判定结果,将该内部时钟之相位 反转的机构。 19.如申请专利范围第17项之延迟锁定回路装置,其 中该第一及第二相位检测电路之至少其一,系由检 测该内部时钟信号之工作比的电路构成。 20.如申请专利范围第17项之延迟锁定回路装置,具 备: 检测该内部时钟信号之工作比的电路;以及 随该模式判定结果,及输入之工作比检测赋能信号 控制,将该第一、第二相位检测电路及该工作比检 测电路之判定结果,选择用于该第一及第二可变延 迟电路之任一的控制之选择器电路。 21.一种延迟锁定回路装置,具备: 可变延迟电路,将输入信号输入使输入信号之上升 及下降时序可变延迟而输出; 多工电路,输出以该可变延迟电路延迟之信号的上 升及下降脉宽被规定之输出信号;及 控制电路,该输入信号之上升及下降,及该输出信 号之上升及下降的相位各予比较,基于各该相位比 较结果,可变控制该可变延迟电路的延迟时间; 其中: 该多工电路具备切换控制电路,该切换控制电路基 于控制动作模式之控制信号,及基于输出自该可变 延迟电路之信号的上升及下降,而决定该输出信号 之上升及下降时序;或基于输出自该可变延迟电路 之信号的下降及上升,而决定该输出信号之上升及 下降时序; 该控制电路具备切换控制电路,该切换控制电路基 于该控制信号,及基于该输入信号之上升及该输出 信号之上升的相位比较结果,及该输入信号之下降 及该输出信号的下降之相位比较结果,使该可变延 迟电路之输出信号的上升时序及下降时序之延迟 量各为可变;或基于该输入信号之上升及该输出信 号之上升,该输入信号之下降及该输出信号的下降 之相位比较结果,使该可变延迟电路之输出信号的 下降时序及上升时序之延迟量各为可变。 22.一种延迟锁定回路装置,具备: 可变延迟电路,将输入信号输入使输入信号之上升 及下降时序可变延迟而输出; 多工电路,输出以该可变延迟电路延迟之信号的上 升及下降脉宽被规定之输出信号; 控制电路,该输入信号之上升及下降,及该输出信 号之上升及下降的相位各予比较,基于各该相位比 较结果,可变控制该可变延迟电路的延迟时间;以 及 工作比检测电路,检测该输出信号之工作比输出工 作比检测信号; 其中: 该多工电路具备一切换控制电路,此切换控制电路 基于控制动作模式之控制信号,及基于输出自该可 变延迟电路之信号的上升及下降,而决定该输出信 号之上升及下降时序;或基于输出自该可变延迟电 路之信号的下降及上升,而决定该输出信号之上升 及下降时序; 该控制电路具备一选择电路,基于该控制信号,而 自下列选择输出其二:该输入信号之上升及该输出 信号之上升的第一相位比较结果,及该输入信号之 下降及该输出信号的下降之第二相位比较结果,以 及该工作比检测信号; 基于该选择之二信号,使该可变延迟电路的输出信 号之上升时序及下降时序之延迟量各为可变。 23.如申请专利范围第22项之延迟锁定回路装置,其 中,该选择电路之运作方式如下: 当输入之工作比检测赋能信号系非活性状态时,基 于控制动作模式之模式判定信号,而控制该可变延 迟电路之输出信号的上升时序及下降时序之延迟 量为:可各依该第一相位比较结果及该第二相位比 较结果,或,该第二相位比较结果及该第一相位比 较结果而改变; 当该工作比检测赋能信号系活性状态时,基于该模 式判定信号,各控制该可变延迟电路之输出信号的 上升时序及下降时序之延迟量为:可依该第一相位 比较结果及该工作比检测信号,或,该工作比检测 信号及该第一相位比较结果而改变。 24.一种延迟锁定回路装置,具备: 第一延迟电路,其延迟时间为可变,将输入时钟信 号之上升予以延迟之信号输出; 第二延迟电路,其延迟时间为可变,将输入时钟信 号之下降予以延迟之信号输出; 第三延迟电路,将输出自该第一延迟电路之信号予 以输入,微调其相位而将信号输出; 第四延迟电路,将输出自该第二延迟电路之信号予 以输入,微调其相位而将信号输出; 多工电路,当输入该第三延迟电路之输出信号及该 第四延迟电路之输出信号,予以多工化而输出一输 出时钟信号时,依输入之模式判定信号,基于输入 时钟信号之上升及下降,而将被各上升及下降时序 所规定之输出时钟信号予以输出,或基于输入时钟 信号之上升及下降,而将被各下降及上升时序所规 定之输出时钟信号予以输出; 延迟调整用之虚拟电路,基于该输出时钟信号之迁 移,而将回馈时钟信号输出; 第一相位检测电路,比较该输入时钟信号及该回馈 时钟信号之上升边缘的相位,而输出第一相位比较 结果; 第二相位检测电路,比较输入时钟信号及该回馈时 钟信号之下降边缘的相位,而输出第二相位比较结 果; 第一计数器; 第二计数器; 选择器电路,施行下述之切换控制:将输出自该第 一、第二相位检测电路之第一、第二相位比较结 果输入,依输入之模式判定信号的値,供给该第一 相位比较结果于该第一计数器,供给该第二相位比 较结果于该第二计数器;或者,供给该第二相位比 较结果于该第一计数器,供给该第一相位比较结果 于该第二计数器; 第一选择电路,基于该第一计数器之计数输出,输 出用以调整该第一延迟电路的上升时序之控制信 号;以及 第二选择电路,基于该第二计数器之计数输出,输 出用以调整该第一延迟电路的下降时序之控制信 号。 25.一种延迟锁定回路装置,具备: 第一延迟电路,其延迟时间为可变,将输入时钟信 号之上升予以延迟之信号输出; 第二延迟电路,其延迟时间为可变,将输入时钟信 号之下降予以延迟之信号输出; 第三延迟电路,将输出自该第一延迟电路之信号予 以输入,微调其相位而将信号输出; 第四延迟电路,将输出自该第二延迟电路之信号予 以输入,微调其相位而将信号输出; 多工电路,当输入该第三延迟电路之输出信号及该 第四延迟电路之输出信号,予以多工化而输出一输 出时钟信号时,依输入之模式判定信号,基于输入 时钟信号之上升及下降,而将被各上升及下降时序 所规定之输出时钟信号予以输出,或基于输入时钟 信号之上升及下降,而将被各下降及上升时序所规 定之输出时钟信号予以输出; 延迟调整用之虚拟电路,基于该输出时钟信号之迁 移,而将回馈时钟信号输出; 第一相位检测电路,比较该输入时钟信号及该回馈 时钟信号之上升边缘的相位,而输出第一相位比较 结果; 第二相位检测电路,比较输入时钟信号及该回馈时 钟信号之下降边缘的相位,而输出第二相位比较结 果; 第一计数器; 第二计数器; 第一选择电路,基于该第一计数器之计数输出,输 出用以调整该第一延迟电路的上升时序之控制信 号; 第二选择电路,基于该第二计数器之计数输出,输 出用以调整该第一延迟电路的下降时序之控制信 号; 工作比检测电路,输入该回馈时钟信号检测工作比 ,输出工作比检测信号;以及 选择器电路,具有:切换电路,将输出自该第一、第 二相位检测电路之第一、第二相位比较结果输入, 依该模式判定信号的値,将该第一、第二相位比较 结果中,由第一输出将其一输出,由第二输出将另 一输出;及第一多工器,基于显示该工作比检测电 路系赋能状态之控制信号和该模式判定信号,将该 切换电路之该第一输出及来自该工作比检测电路 的工作比检测信号之其一输出于该第一计数器;以 及第二多工器,基于显示该工作比检测电路系赋能 状态之控制信号和该模式判定信号,将该切换电路 之该第二输出及来自该工作比检测电路的工作比 检测信号之其一于该第二计数器输出。 26.如申请专利范围第24项或第25项之延迟锁定回路 装置,其中具备模式判定电路,基于输出自该第一 、第二相位检测电路之该第一相位比较结果,及/ 或,基于该第二相位比较结果,而判定动作模式,确 定并输出该模式判定信号之値。 27.一种延迟锁定回路装置,具备: 第一延迟电路,其延迟时间为可变,将输入时钟信 号之上升予以延迟之信号输出; 第二延迟电路,其延迟时间为可变,将输入时钟信 号之下降予以延迟之信号输出; 第三延迟电路,将输出自该第一延迟电路之信号予 以输入,微调其相位而将信号输出; 第四延迟电路,将输出自该第二延迟电路之信号予 以输入,微调其相位而将信号输出; 多工电路,当输入该第三延迟电路之输出信号及该 第四延迟电路之输出信号,予以多工化而输出一输 出时钟信号时,依输入之模式判定信号,基于输入 时钟信号之上升及下降,而将被各上升及下降时序 所规定之输出时钟信号予以输出,或基于输入时钟 信号之上升及下降,而将被各下降及上升时序所规 定之输出时钟信号予以输出; 延迟调整用之虚拟电路,基于该输出时钟信号之迁 移,而将回馈时钟信号输出; 第一相位检测电路,比较该输入时钟信号及该回馈 时钟信号之上升边缘的相位,而输出第一相位比较 结果; 工作比检测电路,输入前期回馈时钟信号检测工作 比,输出工作比检测信号; 第一计数器; 第二计数器; 第一选择电路,基于该第一计数器之计数输出,输 出用以调整该第一延迟电路的上升时序之控制信 号; 第二选择电路,基于该第二计数器之计数输出,输 出用以调整该第二延迟电路的上升时序之控制信 号;以及 选择器电路,将输出自该第一相位侦测电路之第一 相位比较结果,及来自该工作比检测电路之工作比 检测信号予以输入,依该模式判定信号之値,该第 一相位比较结果输出于该第一计数器,而将该工作 比检测信号于该第二计数器输出;或该第一相位比 较结果输出于该第二计数器,而将该工作比检测信 号于该第一计数器输出。 28.如申请专利范围第27项之延迟锁定回路装置,其 中,更包含模式判定电路,基于输出自该第一相位 检测电路之该第一相位比较结果,而判定动作模式 ,确定并输出该模式判定信号之値。 29.一种延迟锁定回路装置,具备: 第一延迟电路,其延迟时间为可变,将输入时钟信 号之上升予以延迟之信号输出; 第二延迟电路,其延迟时间为可变,将输入时钟信 号之下降予以延迟之信号输出; 第三延迟电路,将输出自该第一延迟电路之信号予 以输入,微调其相位而将信号输出; 第四延迟电路,将输出自该第二延迟电路之信号予 以输入,微调其相位而将信号输出; 多工电路,当输入该第三延迟电路之输出信号及该 第四延迟电路之输出信号,予以多工化而输出一输 出时钟信号时,依输入之模式判定信号,基于输入 时钟信号之上升及下降,而将被各上升及下降时序 所规定之输出时钟信号予以输出,或基于输入时钟 信号之上升及下降,而将被各下降及上升时序所规 定之输出时钟信号予以输出; 延迟调整用虚拟电路,基于该输出时钟信号之迁移 ,产生相位与该输出时钟信号同相及反相之回馈时 钟信号,基于该模式判定信号,选择输出其一; 第一相位检测电路,比较该输入时钟信号及该回馈 时钟信号之上升边缘的相位,输出正转及反转之相 位比较结果,基于模式判定信号,以正转及反转之 相位比较结果之其一作为第一相位比较结果而输 出; 第二相位检测电路,比较该输入时钟信号及该回馈 时钟信号之下降边缘的相位,输出正转及反转之相 位比较结果,基于模式判定信号,以正转及反转的 相位比较结果之其一作为第二相位比较结果而输 出; 第一计数器,计数该第一相位比较结果; 第二计数器,计数该第二相位比较结果; 第一选择电路,基于该第一计数器之计数输出,输 出用以调整该第一延迟电路的上升时序之控制信 号,以及 第二选择电路,基于该第二计数器之计数输出,输 出用以调整该第一延迟电路的下降时序之控制信 号。 30.如申请专利范围第29项之延迟锁定回路装置,其 中,更具备模式判定电路,基于输出自该第一、第 二相位检测电路之该第一相位比较结果,及/或,基 于该第二相位比较结果,而判定动作模式,确定并 输出该模式判定信号的値。 图式简单说明: 第1图 本发明有关之延迟电路的一实施例之构造 图。 第2图 说明本发明有关之延迟电路的一实施例之 动作的时序图。 第3图 说明DLL之动作的时序图,(A)系1T模式,(B)系2T 模式,(C)系1.5T模式。 第4图 本发明有关之DLL的一实施例之构造图。 第5图 本发明有关之延迟电路列(CDL)的一实施例之 构造图。 第6图 本发明有关之延迟电路列(CDL)的另一实施例 之构造图。 第7图 本发明有关之延迟电路列(CDL)的又一实施例 之构造图。 第8图 本发明有关之DLL的第二实施例之构造图。 第9图 本发明有关之DLL的第二实施例中选择器之 构造的一例之图。 第10图 本发明有关之DLL的第二实施例中多工器之 构造的一例之图。 第11图 本发明有关之DLL的第二实施例中模式判定 电路之构造的一例之图。 第12图 用以说明本发明有关之DLL的第二实施例中1 T模式之动作的时序图。 第13图 用以说明本发明有关之DLL的第二实施例中1 .5T模式之动作的时序图。 第14图 本发明有关之DLL的第三实施例之构造图。 第15图 本发明有关之DLL的第三实施例中选择器之 构造的一例之图。 第16图 本发明有关之DLL的第三实施例中工作比检 测电路之构造的一例之图。 第17图 本发明有关之DLL的第四实施例之构造图。 第18图 本发明有关之DLL的第五实施例之构造图。 第19图 本发明有关之DLL的第五实施例中相位检测 器之构造的一例之图。 第20图 本发明有关之DLL的第五实施例中时序电路( BUF-SW)之构造的一例之图。 第21图 习知DLL(延迟锁定回路)之构造图。 第22图 习知DLL之构造图。 第23图 习知延迟电路列之构造图。 |
