| 主权项 |
1.一种监视记忆元件之内部控制信号的方法,包括 下列步骤: (a)藉由丛发操作指令产生一具有一第一脉波宽度 之一第一信号; (b)接收该第一信号并产生N-1(其中N为丛发长度)个 具有一第二脉波宽度之第二信号; (c)接收该第一与该第二信号以及根据记忆元件之 一时脉信号之一频率的改变藉由改变该第一信号 之该第一脉波宽度与该第二信号之该第二脉波宽 度以输出一第三信号; (d)输出该第三信号至该记忆元件的外部接脚与监 视该第三信号;以及 (e)调整一信号之一脉波宽度,其控制一连接至一位 元线感测放大器与一使用第三信号之资料感测放 大器之资料滙流排之操作。 2.如申请专利范围第1项之方法,其中该步骤(c)包括 额外调整使用位址信号之该第三信号的脉波宽度 之子步骤。 3.一种监视记忆元件之内部控制信号的装置,包括: 一脉波宽度调整单元,用以接收一输入信号,并根 据该记忆元件之操作频率改变该输入信号之脉波 宽度; 一信号转移单元,用以缓冲该脉波宽度调整单元输 出之信号; 一输出单元,用以接收该信号转移单元输出之信号 并输出一第一信号用以控制一资料滙流排之操作; 以及 一输出缓冲器,用以接收与转移该第一信号至该记 忆元件的外部。 4.如申请专利范围第3项之装置,其中该脉波宽度调 整单元接收该记忆元件之时脉信号为了判定该记 忆元件之操作频率范围。 5.如申请专利范围第4项之装置,其中当该时脉周期 变的较短,该第一信号之脉波宽度变的较短。 6.如申请专利范围第4项之装置,其中该脉波宽度调 整单元包括: 一分频器,用以分频该时脉信号的频率; 第一与第二延迟单元,用以接收该分频器输出之一 已分频信号;以及 一第一装置,用以改变该输入信号藉由比较从该第 一与第二延迟单元之时间延迟并选择该输入信号 之一延迟路径。 7.如申请专利范围第6项之装置,其中该脉波宽度调 整单元更包括一第二装置,用以接收位址信号以及 额外改变该输入信号之脉波宽度与该输入信号之 延迟路径。 8.如申请专利范围第7项之装置,其中该第一装置与 第二装置被串接在一起以及该第二装置被用在测 试模式。 9.一种监视记忆元件之内部控制信号的方法,包括 下列步骤: (a)藉由丛发操作指令产生一具有一第一脉波宽度 之第一信号; (b)接收该第一信号并产生N-1(其中N为丛发长度)个 具有一第二脉波宽度之第二信号; (c)接收该第一与该第二信号以及藉由改变该第一 信号之该第一脉波宽度与第二信号之该第二脉波 宽度输出一第三信号根据记忆元件之一行位址选 通延迟(CAS latency); (d)输出该第三信号至该记忆元件的外部接脚与监 视该第三信号;以及 (e)调整一信号之脉波宽度,其控制一连接至一位元 线感测放大器与一使用第三信号之资料感测放大 器之资料滙流排之操作。 10.如申请专利范围第9项之方法,其中该步骤(c)包 括额外调整使用位址信号之该第三信号的脉波宽 度之子步骤。 11.如申请专利范围第10项之方法,其中当行位址选 通延迟增加时,该第三信号之脉波宽度增加。 图式简单说明: 第1图为解释一般记忆元件读取/写入操作之示意 图; 第2a图为习知读取/写入选通脉波产生电路之电路 图; 第2b图为显示第2a图信号之波形图; 第3图为根据本发明一实施例之一读取/写入选通 脉波信号产生电路之电路图; 第4图至第6图为在第3图之脉波宽度调整单元之电 路图; 第7图为根据本发明一实施例之位址缓冲器之电路 图; 第8图为根据本发明一实施例之资料输出缓冲器之 电路图; 第9图为解释第2a图所示之习知电路之波形图; 第10图为根据本发明之用在电路之信号之波形图; 第11图为解释根据时脉信号之频率被改变的旗标 信号之逻辑位准过程之波形图; 第12图为输出信号产生之波形图当第6图中路径C-D 被用到时; 第13图用在第8图中资料输出缓冲器之信号的波形 图; 第14图根据本发明另一实施例之读取/写入选通脉 波信号产生电路之电路图; 第15图与第16图为第14图中显示之脉波宽度调整单 元之电路图; 第17图为根据本发明另一实施例之位址缓冲器之 电路图; 第18图为根据本发明另一实施例之资料输出缓冲 器之电路图; 第19图为第2a图中显示习知电路的输出信号之波形 图; 第20图为根据本发明在第14图之电路之使用的信号 之波形图; 第21图为根据本发明在第14图之电路之使用其他信 号之波形图; 第22图根据本发明在第14图之电路之仍然使用其他 信号之波形图; 第23图在第18图中资料输出缓冲器使用信号的波形 图。 |
