| 发明名称 | 动态半导体存储器件 | ||
| 摘要 | 根据本发明能够用简单的电路配置实现DRAM，其允许通过详细地设置刷新周期有效地减小刷新电流。存储单元阵列分成64个子阵列，并且每个子阵列还分成8个块。刷新周期控制电路(RCCC)包括用于设置1或1/2的分频比的熔丝电路(FC0)、用于按设置的分频比将预解码信号(ZLI0)的频率分频的分频器(FD0)、用于设置1或1/4的分频比的熔丝电路(FC1至FC8)、以及用于按设置的分频比将预解码信号(ZLI1至ZLI8)分频的分频器(FD1至FD8)。刷新周期控制电路(RCCC)能够为64个子阵列设置64ms或128ms刷新周期，以及为512个块设置64ms或256ms刷新周期。 | ||
| 申请公布号 | CN1774767A | 申请公布日期 | 2006.05.17 |
| 申请号 | CN200480010003.8 | 申请日期 | 2004.04.13 |
| 申请人 | 国际商业机器公司 | 发明人 | 砂永登志男;细川浩二;宫武久忠 |
| 分类号 | G11C11/406(2006.01) | 主分类号 | G11C11/406(2006.01) |
| 代理机构 | 中国国际贸易促进委员会专利商标事务所 | 代理人 | 康建峰 |
| 主权项 | 1.一种动态半导体存储器件，包括：包括多个存储单元的存储单元阵列，存储单元阵列分成多个块；用于将行地址信号解码并产生块选择信号的块解码器；用于按预置的分频比将块选择信号分频以便为块设置刷新周期的刷新周期控制电路；以及用于响应于块选择信号选择块的行解码器。 | ||
| 地址 | 美国纽约 | ||