| 摘要 |
本发明系揭示一种处理器式系统，其包括一处理器，该处理器通过一处理器汇流排耦合到一系统控制器。该系统控制器用以将至少一输入装置、至少一输出装置及至少一资料储存装置耦合到该处理器。一记忆体集线器控制器亦耦合到该处理器汇流排，该记忆体集线器控制器耦合到至少一记忆体模组之记忆体集线器，该至少一记忆体模组具有复数个记忆体装置，其耦合该记忆体集线器。该记忆体集线器通过一下行汇流排及一上行汇流排而耦合到该记忆体集线器控制器。该下行汇流排具有一含M位元之宽度，及该上行汇流排具有一含N位元之宽度。虽然M与N之和是固定，在该处理器式系统运算期间，仍可调整M及N之个别值以调整该下行汇流排及该上行汇流排之频宽。 |
