| 主权项 |
1.一种具有自行对准接触窗之半导体元件的制造 方法,包括: 于一基底上形成多数个隔离结构,而定义出一主动 区,其中各该隔离结构之顶部与该基底表面系相距 一距离; 于该基底上形成多数个闸极结构; 于各该闸极结构侧边之该基底中形成多数个掺杂 区; 于各该闸极结构之侧壁上形成多数个第一间隙壁, 并且于各该隔离结构之侧壁上形成多数个第二间 隙壁; 该基底上形成一介电层,覆盖该基底、该些闸极结 构、该些隔离结构、该些第一间隙壁与该些第二 间隙壁; 进行一自行对准制程,以于相邻二该些闸极结构之 间的该介电层中形成多数个接触窗开口,而暴露出 该些掺杂区;以及 于该些接触窗开口中填入一导电材料。 2.如申请专利范围第1项所述之具有自行对准接触 窗之半导体元件的制造方法,其中该距离至少为 1000埃。 3.如申请专利范围第1项所述之具有自行对准接触 窗之半导体元件的制造方法,其中于该基底上形成 该些隔离结构的方法包括: 于该基底上形成一图案化之垫层与一图案化之罩 幕层,而暴露出部分该基底; 以该图案化之垫层与该图案化之罩幕层为罩幕,移 除暴露之部分该基底,而于该基底中形成多数个沟 渠; 于该基底上形成一隔离材料层,覆盖该图案化之罩 幕层,并且填满该些沟渠; 移除该些沟渠以外之该隔离材料层; 移除该图案化之罩幕层;以及 移除该图案化之垫层。 4.如申请专利范围第1项所述之具有自行对准接触 窗之半导体元件的制造方法,其中该些第二间隙壁 系与该些第一间隙壁于相同步骤中形成。 5.如申请专利范围第1项所述之具有自行对准接触 窗之半导体元件的制造方法,其中该些第二间隙壁 系与该些第一间隙壁于不同步骤中形成。 6.如申请专利范围第1项所述之具有自行对准接触 窗之半导体元件的制造方法,其中该些第一间隙壁 的材质包含氮化矽。 7.如申请专利范围第1项所述之具有自行对准接触 窗之半导体元件的制造方法,其中该些第二间隙壁 的材质包含氮化矽。 8.如申请专利范围第1项所述之具有自行对准接触 窗之半导体元件的制造方法,其中该介电层之材质 包含氧化矽。 9.如申请专利范围第8项所述之具有自行对准接触 窗之半导体元件的制造方法,其中该介电层之材质 包含硼磷矽玻璃(BPSG)或四乙基矽酸酯(TEOS)-氧化矽 。 10.如申请专利范围第1项所述之具有自行对准接触 窗之半导体元件的制造方法,其中该些闸极结构的 形成方法包括: 于该基底上形成一闸介电层; 于该闸介电层上形成一闸极层;以及 图案化该闸极层与该闸介电层。 11.一种具有自行对准接触窗之半导体元件,包括: 一基底; 多数个隔离结构,配置于该基底上,其中各该隔离 结构之顶部与该基底表面系相距一距离; 多数个闸极结构,配置于该基底上; 多数个掺杂区,配置于各该闸极结构侧边的该基底 中; 一介电层,覆盖该基底、该些隔离结构与该些闸极 结构; 多数个导电插塞,配置该介电层中,且与该些掺杂 区电性连接; 多数个第一间隙壁,配置于各该闸极结构之侧壁, 且位于各该导电插塞与各该闸极结构之间;以及 多数个第二间隙壁,配置于各该隔离结构之侧壁, 且位于各该导电插塞与各该隔离结构之间。 12.如申请专利范围第11项所述之具有自行对准接 触窗之半导体元件,其中该距离至少为1000埃。 13.如申请专利范围第11项所述之具有自行对准接 触窗之半导体元件,其中该些第一间隙壁的材质包 含氮化矽。 14.如申请专利范围第11项所述之具有自行对准接 触窗之半导体元件,其中该些第二间隙壁的材质包 含氮化矽。 15.如申请专利范围第11项所述之具有自行对准接 触窗之半导体元件,其中该介电层之材质包含氧化 矽。 16.如申请专利范围第15项所述之具有自行对准接 触窗之半导体元件,其中该介电层之材质包含硼磷 矽玻璃(BPSG)或四乙基矽酸酯(TEOS)-氧化矽。 图式简单说明: 图1绘示为习知具有自行对准接触窗之半导体元件 的上视示意图。 图2A至图2D绘示为图1中,由I-I'剖面所得之X方向的 制作流程剖面图。 图3A至图3D绘示为图1中,由II-II'剖面所得之Y方向的 制作流程剖面图。 图4A至图4E绘示为图1中,由I-I'剖面所得之X方向的 浅沟渠隔离结构的制作流程剖面图。 图5A绘示为依照本发明较佳实施例之具有自行对 准接触窗之半导体元件的上视示意图。 图5B绘示为图5A中,由I-I'剖面所得之X方向的具有自 行对准接触窗之半导体元件的剖面示意图。 图5C绘示为图5A中,由II-II'剖面所得之Y方向的具有 自行对准接触窗之半导体元件的剖面示意图。 图6A至图6E绘示为图5A之中,由I-I'剖面所得之X方向 的制作流程剖面图。 图7A至图7E绘示为图5A之中,由II-II'剖面所得之Y方 向的制作流程剖面图。 图8A至图8D绘示为图5A中,由I-I'剖面所得之X方向的 隔离结构的制作流程剖面图。 |
