| 主权项 |
1.一种快闪记忆元件的制造方法,包括: 于一基底上形成多数条堆叠结构,各该堆叠结构包 括由该基底表面依序堆叠的一穿隧氧化层与一第 一导体层; 于该些堆叠结构之间的该基底内形成多数个埋入 式掺杂区; 于该基底上形成一介电层,以覆盖该些堆叠结构; 回蚀刻该介电层,并残留部分该介电层于该堆叠结 构表面; 以残留之该介电层作为罩幕,去除部分之该第一导 体层; 去除剩余的该介电层; 于该第一导体层表面形成一层间介电层;以及 于该层间介电层上形成一第二导体层。 2.如申请专利范围第1项所述之快闪记忆元件的制 造方法,其中于该基底上形成该介电层之方法包括 高密度电浆化学气相沈积制程。 3.如申请专利范围第1项所述之快闪记忆元件的制 造方法,其中形成该些堆叠结构之步骤更包括于该 第一导体层上形成一材质层,该材质层与该第一导 体层之间的蚀刻选择比大于1。 4.如申请专利范围第3项所述之快闪记忆元件的制 造方法,其中于该基底上形成该些堆叠结构之步骤 包括: 于该基底上全面形成该穿隧氧化层; 于该穿隧氧化层上全面形成该第一导体层; 于该第一导体层上全面形成该材质层; 于该材质层上形成一图案化光阻层;以及 以该图案化光阻层作为罩幕,蚀刻去除该材质层、 该第一导体层以及该穿隧氧化层。 5.如申请专利范围第4项所述之快闪记忆元件的制 造方法,其中蚀刻去除该材质层、该第一导体层以 及该穿隧氧化层之后,更包括移除该图案化光阻层 。 6.如申请专利范围第1项所述之快闪记忆元件的制 造方法,其中回蚀刻该介电层之方法包括电浆乾蚀 刻制程或湿蚀刻制程。 7.如申请专利范围第3项所述之快闪记忆元件的制 造方法,其中该材质层包括氮化层。 8.如申请专利范围第1项所述之快闪记忆元件的制 造方法,其中该第一导体层包括掺杂多晶矽层。 9.如申请专利范围第1项所述之快闪记忆元件的制 造方法,其中该第二导体层包括掺杂多晶矽层。 10.如申请专利范围第1项所述之快闪记忆元件的制 造方法,其中该介电层包括高密度电浆磷矽玻璃层 。 11.如申请专利范围第1项所述之快闪记忆元件的制 造方法,其中该层间介电层包括氧化物-氮化物-氧 化物(ONO)层。 12.一种快闪记忆元件,包括: 一基底; 多数条介电层,位于该基底上; 多数条位元线,设置于该些介电层底下的该基底内 ; 多数条字元线,位于该基底上并交叉于该些位元线 ; 多数个浮置闸极,位于该些位元线间的该基底与该 些位元线之间,其中各该浮置闸极包括一上部以及 一下部,该下部的底面积大于该上部的顶面积; 一穿隧介电层,位于该基底与各该浮置闸极之间; 以及 一层间介电层,位于该些浮置闸极与该些字元线之 间。 13.如申请专利范围第12项所述之快闪记忆元件,其 中该介电层包括一高密度电浆磷矽玻璃层。 14.如申请专利范围第13项所述之快闪记忆元件,其 中该高密度电浆磷矽玻璃的厚度在1500埃至3000埃 之间。 15.如申请专利范围第12项所述之快闪记忆元件,其 中该些字元线之材质包括掺杂多晶矽。 16.如申请专利范围第12项所述之快闪记忆元件,其 中该些浮置闸极之材质包括掺杂多晶矽。 17.如申请专利范围第12项所述之快闪记忆元件,其 中该层间介电层包括氧化物-氮化物-氧化物(ONO)层 。 图式简单说明: 图1绘示为习知一种快闪记忆元件的结构剖面图。 图2A至图2H为依照本发明一第一实施例之快闪记忆 元件的制造流程剖面图。 图3A是依照本发明之一第二实施例之快闪记忆元 件的上视图。 图3B是图3A之B-B剖面的快闪记忆元件剖面图。 |
