| 主权项 |
1.一种薄膜电晶体基板的周边端子结构,包括: 一透明基板; 多数条金属配线,配置于该透明基板上,而每一该 些金属配线之尾端为一接垫部; 一图案化介电层,覆盖于该些金属配线与该透明基 板上,而位于每一该些接垫部上之该图案化介电层 具有多数个接触孔与一辨识图案,其系暴露出对应 之各该些接垫部之表面;以及 一图案化透明导体层,共形地覆盖于每一该些接垫 部上方之该图案化介电层、该些接触孔与该辨识 图案上。 2.如申请专利范围第1项所述之薄膜电晶体基板的 周边端子结构,其中该辨识图案包括数字与英文字 母其中之一。 3.如申请专利范围第1项所述之薄膜电晶体基板的 周边端子结构,其中该些金属配线包括扫瞄配线( scan line)。 4.如申请专利范围第1项所述之薄膜电晶体基板的 周边端子结构,其中该些金属配线包括资料配线( data line)。 5.如申请专利范围第1项所述之薄膜电晶体基板的 周边端子结构,其中该些金属配线包括扫瞄配线以 及资料配线。 6.如申请专利范围第1项所述之薄膜电晶体基板的 周边端子结构,其中该透明基板之材质包括玻璃。 7.如申请专利范围第1项所述之薄膜电晶体基板的 周边端子结构,其中该图案化透明导体层之材质包 括铟锡氧化物(ITO)与铟锌氧化物(IZO)其中之一。 8.一种薄膜电晶体基板的周边端子结构的制造方 法,包括: 提供一透明基板; 形成多数条金属配线于该透明基板上,而每一该些 金属配线之尾端为一接垫部; 形成一图案化介电层以覆盖该透明基板与该些金 属配线上,其中每一该些接垫部上方之该图案化介 电层具有多数个接触孔与一辨识图案,其系暴露出 对应之各该些接垫部之表面;以及 形成一图案化透明导体层以共形地覆盖于每一该 些接垫部上方之该图案化介电层、该些接触孔与 该辨识图案上。 9.如申请专利范围第8项所述之薄膜电晶体基板的 周边端子结构的制造方法,其中该些辨识图案包括 数字与英文字母其中之一。 10.如申请专利范围第8项所述之薄膜电晶体基板的 周边端子结构的制造方法,其中形成该图案化介电 层之方法包括: 于该透明基板与该些金属配线上形成一介电层;以 及 对该介电层进行一图案化制程。 11.如申请专利范围第10项所述之薄膜电晶体基板 的周边端子结构的制造方法,其中该图案化制程包 括微影制程与蚀刻制程。 12.如申请专利范围第8项所述之薄膜电晶体基板的 周边端子结构的制造方法,其中该些金属配线包括 扫瞄配线。 13.如申请专利范围第8项所述之薄膜电晶体基板的 周边端子结构的制造方法,其中该些金属配线包括 资料配线。 14.如申请专利范围第8项所述之薄膜电晶体基板的 周边端子结构的制造方法,其中该些金属配线包括 扫瞄配线以及资料配线。 15.如申请专利范围第8项所述之薄膜电晶体基板的 周边端子结构的制造方法,其中形成该图案化透明 导体层的方法包括: 于该图案化介电层上形成一透明导体层;以及 对该透明导体层进行一图案化制程。 16.如申请专利范围第15项所述之薄膜电晶体基板 的周边端子结构的制造方法,其中形成该透明导体 层的方法包括溅镀制程。 17.如申请专利范围第15项所述之薄膜电晶体基板 的周边端子结构的制造方法,其中该图案化制程包 括微影制程与蚀刻制程。 18.一种薄膜电晶体基板,包括: 一透明基板,具有一显示区域与一周边电路区; 多数个画素结构,配置于该显示区域中; 多数条金属配线,配置于该周边电路区中,而该些 画素结构系与该些金属配线电性连接,且每一该些 金属配线之尾端为一接垫部; 一图案化介电层,位于该透明基板上,且覆盖住该 些画素结构与该些金属配线,其中位于每一该些接 垫部上之该图案化介电层具有多数个接触孔与一 辨识图案,其系暴露出对应之各该些接垫部之表面 ;以及 一图案化透明导体层,位于该图案化介电层上,且 共形地覆盖于每一该些接垫部上方之该些接触孔 与该辨识图案上。 19.如申请专利范围第18项所述之薄膜电晶体基板, 其中该辨识图案包括数字与英文字母其中之一。 20.如申请专利范围第18项所述之薄膜电晶体基板, 其中该些金属配线包括扫瞄配线。 21.如申请专利范围第18项所述之薄膜电晶体基板, 其中该些金属配线包括资料配线。 22.如申请专利范围第18项所述之薄膜电晶体基板, 其中该些金属配线包括扫瞄配线以及资料配线。 23.如申请专利范围第18项所述之薄膜电晶体基板, 其中该透明基板之材质包括玻璃。 24.如申请专利范围第18项所述之薄膜电晶体基板, 其中该图案化透明导体层之材质包括铟锡氧化物 与铟锌氧化物其中之一。 图式简单说明: 图1系绘示依照本发明较佳实施例之薄膜电晶体基 板的俯视示意图。 图2系绘示沿图1之周边电路区中之I-I'线的剖面结 构示意图。 图3系绘示沿图1之周边电路区中之II-II'线的剖面 结构示意图。 |
