| 主权项 |
1.一种积体电路元件,包含: 一基材有一表面; 一闸介电层位于该基材表面上; 一闸电极位于在该闸介电层上; 一对间隙壁位于沿着该闸电极及该闸介电层之两 侧; 一对源极/汲极区域位于该闸电极之相反两侧; 一接触窗蚀刻阻绝层位于该源极/汲极区及该间隙 壁上,其中该接触窗蚀刻阻绝层之材料系选自由氧 碳化矽(SiCO)和氮碳化矽(SiCN)所组成的族群; 一金属层间介电质层位于该接触窗蚀刻阻绝层上 方;以及 一传导插塞位于该金属层间介电质层上方。 2.如申请专利范围第1项所述之积体电路元件,其中 该间隙壁之材料系选自由矽含氧化物、碳含氧化 物和矽含氮化物、碳含氮化物以及介电质常数k値 小于5.0所组成的族群。 3.如申请专利范围第1项所述之积体电路元件,其中 该元件更包括一黏着层位于该接触窗蚀刻阻绝层 下方。 4.如申请专利范围第3项所述之积体电路元件,其中 该黏着层材料为碳化矽。 5.如申请专利范围第3项所述之积体电路元件,其中 该黏着层厚度约为20埃到50埃。 6.如申请专利范围第1项所述之积体电路元件,其中 该接触窗蚀刻阻绝层的k値约小于7.0。 7.如申请专利范围第1项所述之积体电路元件,其中 该接触窗蚀刻阻绝层的厚度约100埃到1000埃。 8.如申请专利范围第1项所述之积体电路元件,其中 该接触窗蚀刻阻绝层内应力约-3Gpa到3Gpa。 9.如申请专利范围第1项所述之积体电路元件,更包 含一阶梯外形之材料系选自由矽含氧化物、碳含 氧化物和矽含氮化物、碳含氮化物以及介电质常 数k値小于5.0所组成的族群。 10.如申请专利范围第9项所述之积体电路元件,其 中该阶梯外形有一高度约大于300埃。 11.如申请专利范围第9项所述之积体电路元件,其 中该阶梯外形有一高宽比约大于2。 12.如申请专利范围第9项所述之积体电路元件,更 包括: 另一闸电极位于另一闸介电层上方,同时另一对间 隙壁位于沿着该闸电极及该闸介电层之两侧,在上 述之该另一对间隙壁中之其一侧壁和另一侧壁间 隔距离至多300埃。 13.如申请专利范围第1项所述之积体电路元件,其 中该金属层间介电层之材料系选自由矽含氧化物 、碳含氧化物和矽含氮化物、碳含氮化物所组成 的族群。 14.一种积体电路元件之形成方法,该方法至少包括 : 形成一闸介电层在一基材表面上; 形成一闸电极在该闸介电层上; 形成一对间隙壁于沿着该闸电极及该闸介电层之 两侧; 形成一对源极/汲极区域于邻近之该些间隙壁; 形成一接触窗蚀刻阻绝层于该源极/汲极区域上方 ,其中该接触窗蚀刻阻绝层之材料系选自由氧碳化 矽(SiCO)和氮碳化矽(SiCN)所组成的族群; 形成一金属层间介电层于该接触窗蚀刻阻绝层上 方;以及 形成一导体于该金属层间介电质层内。 15.如申请专利范围第14项所述之积体电路元件的 形成方法,形成该接触窗蚀刻阻绝层的方法为一化 学气相沉积法。 16.如申请专利范围第15项所述之积体电路元件之 形成方法,其中沉积该接触窗蚀刻阻绝层之一前驱 物为含碳之材料。 17.如申请专利范围第16项所述之积体电路元件之 形成方法,其中该前驱物包含四甲基矽甲烷和三甲 基矽甲烷。 18.如申请专利范围第15项所述之积体电路元件之 形成方法,其中该化学气相沉积法沉积温度约为300 ℃到800℃。 19.如申请专利范围第14项所述之积体电路元件之 形成方法,该方法更包含一氢电浆预处理步骤执行 于形成该接触窗蚀刻阻绝层之前。 20.如申请专利范围第14项所述之积体电路元件之 形成方法,该方法更包含一氨电浆预处理步骤执行 于形成该接触窗蚀刻阻绝层之前。 21.如申请专利范围第14项所述之积体电路元件之 形成方法,该方法更包含形成一含SiC之黏着层于形 成该接触窗蚀刻阻绝层之前。 图式简单说明: 第1图到第7图系绘示依照本发明一较佳实施例之 MOS电晶体制造阶段之剖面图; 第8a图和第8b图系绘示边缘电容之示意图; 第9图系绘示边缘电容为复晶矽和源极/汲极间之 间隔距离的函数图形; 第10图系绘示累积或然率为n+掺杂源极/汲极和接 触插塞之间接触电阻的函数图形;以及 第11图系绘示累积或然率为p+掺杂源极/汲极和接 触插塞之间接触电阻的函数图形。 |
