延迟锁定回路及其锁定方法

摘要

本发明系提供一种半导体记忆装置之延迟锁定回路用以防止联接的故障。本发明之DDL(延迟锁定回路)包括：一缓冲器，系对应外部钟脉之同相而输出第1钟脉并对应外部钟脉之不同相而输出第2钟脉；一相位比较器，系在比较第1钟脉与回授钟脉之相位后，可输出控制信号以增加／减少延迟量；一移位暂存器，用以依控制信号而输出移位信号；一多工单元，系利用相位比较器的输出与移位暂存器的输出而选择第1及第2钟脉间的一个钟脉。