| 主权项 |
1.一种制造微电子元件的方法,包括: 提供一具有复数个部分完成的微电子元件的基底, 该微电子元件包括至少一部份完成的记忆体元件 与至少一部份完成的电晶体; 在该部分完成的电晶体部分上形成第一层,以在一 随后的材料移除步骤中保护至少一部分完成的电 晶体的部分; 形成第二层大体上覆盖该部分完成的记忆体元件 与该部分完成的电晶体; 移除部分该第二层,留下一部分的第二层于该部分 完成的记忆体元件上;以及 在该第二层的部分移除后,从该部分完成的电晶体 移除至少一实质部分的该第一层。 2.如申请专利范围第1项所述之制造微电子元件的 方法,其中该部分完成的记忆体元件包括一部分完 成的浮置闸极场效电晶体元件。 3.如申请专利范围第1项所述之制造微电子元件的 方法,其中该部分完成的电晶体包括一部分完成的 金属氧化物半导体场效电晶体。 4.如申请专利范围第1项所述之制造微电子元件的 方法,其中该复数个部分完成的微电子元件包括至 少一部份完成的场效电晶体。 5.如申请专利范围第1项所述之制造微电子元件的 方法,其中该第一层包括一介电常数大体上为5.5~9 的介电材料。 6.如申请专利范围第1项所述之制造微电子元件的 方法,其中移除该第二层的部分是藉由化学机械研 磨制程与蚀刻制程至少其一移除。 7.如申请专利范围第1项所述之制造微电子元件的 方法,其中该第一层包括一含氧层。 8.如申请专利范围第1项所述之制造微电子元件的 方法,其中该第一层包括一含氮层。 9.如申请专利范围第1项所述之制造微电子元件的 方法,其中该第二层包括一闸极电极层。 10.如申请专利范围第9项所述之制造微电子元件的 方法,其中该闸极电极层的厚度大体上为300~2000埃 。 11.如申请专利范围第9项所述之制造微电子元件的 方法,其中该闸极电极层包括一藉由一低压化学气 相沉积制程所形成之含矽层。 12.如申请专利范围第1项所述之制造微电子元件的 方法,其中该第二层包括一闸极介电层。 13.如申请专利范围第12项所述之制造微电子元件 的方法,其中该闸极介电层的厚度大体上为10~300埃 。 14.如申请专利范围第12项所述之制造微电子元件 的方法,其中该闸极介电层包括一藉由一热制程所 形成之含氧层。 15.一种制造微电子元件的方法,包括: 提供一具有一护层与复数个绝缘结构的基底,其中 该护层位于该基底中,且该复数个绝缘结构延伸过 该护层且至少部分延伸至该基底上; 形成一罩幕于该护层与该复数个绝缘结构所共同 构成的一平面的第一部份上,以使该遮蔽的表面的 第一部份与一未遮蔽的表面的第二部份共享边界; 将该护层的牺牲部分从该未遮蔽的第二部份中移 除; 移除该罩幕; 形成一顺应层于该护层的残留的部分上、该绝缘 结构上与一藉由移除该护层的牺牲的部分所形成 之空隙中; 平坦化该顺应层,以使该顺应层、该绝缘结构与该 护层的残留的部分共平面; 移除该残留的该护层部分;以及 形成电晶体于移除该护层的残留的部分所造成的 空隙中。 16.如申请专利范围第15项所述之制造微电子元件 的方法,其中位于相对的(opposing)绝缘结构间的该 顺应层的平坦化的部分至少部分形成一记忆体元 件。 17.如申请专利范围第16项所述之制造微电子元件 的方法,其中该记忆体元件为一浮置闸极场效电晶 体元件。 18.如申请专利范围第15项所述之制造微电子元件 的方法,其中该形成于孔隙中的电晶体包括金属氧 化物半导体场效电晶体。 19.如申请专利范围第15项所述之制造微电子元件 的方法,其中该基底系择自下列族群: 一含矽基底; 一绝缘体覆矽基底; 一锗磊晶层位于一矽基底上; 一锗磊晶层位于一蓝宝石基底上; 一SON(silicon on nothing)基底上; 一塑胶基底;以及 一弹性基底。 20.如申请专利范围第15项所述之制造微电子元件 的方法,其中该护层包括一介电常数大体上为5.5~9 的介电材料。 21.如申请专利范围第15项所述之制造微电子元件 的方法,其中该护层包括一含氮层。 22.如申请专利范围第15项所述之制造微电子元件 的方法,其中该护层包括一含氧层。 23.如申请专利范围第15项所述之制造微电子元件 的方法,其中该顺应层包括一闸极电极层。 24.如申请专利范围第23项所述之制造微电子元件 的方法,其中该闸极电极层的厚度大体上为300~2000 埃。 25.如申请专利范围第23项所述之制造微电子元件 的方法,其中该闸极电极层包括藉由一低压化学气 相沉积所形成的一含矽层。 26.如申请专利范围第15项所述之制造微电子元件 的方法,其中平坦化该顺应层包括藉由至少一化学 机械研磨制程与一蚀刻制程之一平坦化。 27.如申请专利范围第15项所述之制造微电子元件 的方法,尚包括在平坦化该顺应层后形成一该顺应 层的凹蚀部分。 28.一种制造微电子元件的方法,包括: 提供一具有一护层与复数个绝缘结构的基底,其中 该护层位于该基底上,且该复数个绝缘结构延伸过 该护层且至少部分延伸至该基底中,该基底包括至 少一记忆体单元区与至少一周边电路区; 形成一罩幕于一至少该周边电路区的一部份与露 出的至少该记忆体单元区的一部份上; 将该护层的牺牲的部分从该记忆体元件区中移除; 移除该罩幕; 形成一顺应层于该护层的残留的部分上、该绝缘 结构上与一藉由移除该护层的牺牲的部分所形成 之空隙中; 平坦化该顺应层,以使该顺应层、该绝缘结构与该 护层的残留的部分共平面; 移除该残留的该护层部分;以及 形成电晶体于移除该护层的残留的部分所造成的 空隙中。 29.如申请专利范围第28项所述之制造微电子元件 的方法,其中该记忆体元件为一浮置闸极场效电晶 体元件。 30.如申请专利范围第28项所述之制造微电子元件 的方法,其中该形成于孔隙中的电晶体包括金属氧 化物半导体场效电晶体。 31.如申请专利范围第28项所述之制造微电子元件 的方法,其中该基底系择自下列族群: 一含矽基底; 一绝缘体覆矽基底; 一锗磊晶层位于一矽基底上; 一锗磊晶层位于一蓝宝石基底上; 一SON(silicon on nothing)基底上; 一塑胶基底;以及 一弹性基底。 32.如申请专利范围第28项所述之制造微电子元件 的方法,其中该护层包括一介电常数大体上为5.5~9 的介电材料。 33.如申请专利范围第28项所述之制造微电子元件 的方法,其中该护层包括一含氮层。 34.如申请专利范围第28项所述之制造微电子元件 的方法,其中该护层包括一含氧层。 35.如申请专利范围第28项所述之制造微电子元件 的方法,其中该顺应层包括一闸极电极层。 36.如申请专利范围第35项所述之制造微电子元件 的方法,其中该闸极电极层的厚度大体上为300~2000 埃。 37.如申请专利范围第28项所述之制造微电子元件 的方法,其中该闸极电极层包括藉由一低压化学气 相沉积所形成的一含矽层。 38.如申请专利范围第28项所述之制造微电子元件 的方法,其中该平坦化该顺应层包括藉由化学机械 研磨制程与蚀刻制程至少其一平坦化。 39.如申请专利范围第28项所述之制造微电子元件 的方法,尚包括在平坦化该顺应层后形成一该顺应 层的凹蚀部分。 40.一种积体电路元件,包括: 一具有至少一记忆体单元区与至少一周边电路区 的基底; 复数个绝缘结构位于该记忆体单元区中; 复数个主动区,每个该主动区皆位于该复数个绝缘 结构的邻近处间;以及 复数层闸极电极层,每层该闸极电极层皆位于该复 数个绝缘结构的邻近处间且位于一所对应的该复 数个主动区上,每层该复数层闸极电极层的宽度大 于与该闸极电极层接触的相邻绝缘结构的间隔宽 度。 41.如申请专利范围第40项所述之积体电路元件,其 中每个该复数个闸极电极包括一延伸至邻近该复 数个绝缘结构的部分。 42.如申请专利范围第40项所述之积体电路元件,其 中每层该复数层闸极电极层包括一侧面接触邻近 之该绝缘结构。 43.如申请专利范围第40项所述之积体电路元件,其 中每层该复数层闸极电极层突出于对应的该复数 个主动区的部分。 44.如申请专利范围第40项所述之积体电路元件,其 中每个该复数个绝缘结构包括一凹陷处,此凹陷处 具有一凸向邻近的该复数层闸极电极层之一的轮 廓。 45.如申请专利范围第40项所述之积体电路元件,其 中每个该复数个绝缘结构延伸过该基底至少一邻 近的闸极电极层所高于该基底的高度。 46.如申请专利范围第40项所述之积体电路元件,其 中每个该复数个绝缘结构大体上以远离该基底的 方向延伸过邻近的该复数层闸极电极层。 47.如申请专利范围第40项所述之积体电路元件,其 中每层该复数层闸极电极层未比邻近的该复数个 绝缘结构更远离该基底。 48.如申请专利范围第40项所述之积体电路元件,尚 包括复数个逻辑电路电晶体位于该周边电路区中 。 图式简单说明: 第1~5图为一系列剖面图,用以说明本揭露之一实施 例在制程步骤中的微电子元件。 第6图为一示意图,用以说明本揭露之一实施例用 以平坦化形成在基底上之地形构件的系统。 第7图为一剖面图,用以说明本揭露之一实施例的 积体电路元件。 第8a与8b图为一系列剖面图,用以说明本揭露之另 一实施例的微电子元件。 第9a~9f图为一系列剖面图,用以说明本揭露之另一 实施例的微电子元件。 第10图为一剖面图,用以说明本揭露之另一实施例 且显示于第9f图中之微电子元件。 |
