| 主权项 |
1.一种半导体晶片,其包含: 一半导体基底; 一第一主动区,其位于该基底上; 一第二主动区,其位于该基底上; 一电阻,其形成于该第一主动区上,该电阻系包含 一形成于两端点间之一掺杂区;以及 一应变型通道电晶体,其形成于该第二主动区上, 该应变型通道则包含一第一及一第二应力源形成 于与一应变型通道区相对毗邻之基底。 2.如申请专利范围第1项所述之半导体晶片,其中该 通道区系包含一具有一第一自然晶格常数之第一 半导体材料,且该第一及第二应力源各包含一异于 该第一自然晶格常数之具有一第二自然晶格常数 之第二半导体材料。 3.如申请专利范围第2项所述之半导体晶片,其中该 第二自然晶格常数系大于该第一自然晶格常数。 4.如申请专利范图第2项所述之半导体晶片,其中该 第一半导体材料系包含矽,且该第二半导体材料系 包含矽和锗。 5.如申请专利范围第4项所述之半导体晶片,其中该 电晶体为一p-通道电晶体。 6.如申请专利范围第2项所述之半导体晶片,其中该 第二自然晶格常数系小于该第一自然晶格常数。 7.如申请专利范围第2项所述之半导体晶片,其中该 第一半导体材料系为矽,而该第二半导体材料系包 含矽和碳。 8.如申请专利范围第7项所述之半导体晶片,其中该 电晶体为一n-通道电晶体。 9.如申请专利范围第1项所述之半导体晶片,其中该 掺杂区系具有一掺杂型态与位于其下之部份半导 体区域之掺杂型态相反。 10.如申请专利范围第1项所述之半导体晶片,其中 该掺杂区域系具有一掺杂浓度大体介于范围每立 方公分1016至1019。 11.如申请专利范围第1项所述之半导体晶片,其中 该掺杂区系具有一n-型掺杂。 12.如申请专利范围第1项所述之半导体晶片,其中 该掺杂区系具有一p型掺杂。 13.如申请专利范围第1项所述之半导体晶片,其中 该电晶体更包含一闸极介电质在该通道区之上,该 闸极介电质系包含以下高介电常数材料之一或其 组合:氧化铝、氧化铪、氮氧化铪、矽酸铪、氧化 锆、氮氧化锆、矽酸锆、氧化钇、氧化镧、氧化 铈、氧化钛或氧化钽。 14.如申请专利范围第13项所述之半导体晶片,其中 该电晶体更包含一闸电极在该闸极介电质之上,该 闸电极系由以下材质之一或其组合所形成:多晶矽 、多晶矽锗、金属、金属矽化物、金属氮化物、 金属矽化物或导电金属氧化物。 15.如申请专利范围第1项所述之半导体晶片,其中 该半导体基底系包含一块材半导体基底。 16.如申请专利范围第1项所述之半导体晶片,其中 该半导体基底系包含一半导体在绝缘层上之基底 。 17.一种形成半导体晶片的方法,其包含下列步骤: 提供一半导体区域,其具有一第一自然晶格常数的 第一半导体材料; 形成一第一及一第二主动区于该半导体区域上; 形成一闸极堆叠于该第二主动区上; 形成一罩幕层于该第一主动区上; 形成该罩幕层之后,形成至少一凹陷处于该未受闸 极堆叠所覆盖之第二主动区部份; 成长一第二半导体材料于该至少一凹陷处,该第二 半导体材料系具有一异于该第一自然晶格常数之 第二自然晶格常数; 形成源极与汲极区于该第二主动区以形成一应变 型通道电晶体; 移除该罩幕层;以及 形成一半导体元件于该第一主动区。 18.如申请专利范围第17项所述之形成半导体晶片 的方法,其中形成该第一及第二主动区的步骤系包 括: 形成沟槽以定义该主动区; 以一沟槽填充材料填充沟槽;以及 掺杂该主动区。 19.如申请专利范围第17项所述之形成半导体晶片 的方法,其中形成该第二半导体材料之方法系包括 执行一化学气相沉积步骤。 20.如申请专利范围第17项所述之形成半导体晶片 的方法,其中形成该第二半导体材料之方法系包括 执行一选择性磊晶成长步骤。 21.如申请专利范围第17项所述之形成半导体晶片 的方法,其中形成一半导体元件的方法系包括形成 一掺杂区于该第一主动区以形成一电阻。 22.如申请专利范围第21项所述之形成半导体晶片 的方法,其更包括形成至少两电接触窗与该掺杂区 电耦合。 23.如申请专利范围第21项所述之形成半导体晶片 的方法,其中形成该掺杂区的方法系包括执行一离 子布植步骤。 24.如申请专利范围第17项所述之形成半导体晶片 的方法,其中形成该源极与汲极区的方法系包括执 行一离子布植步骤。 25.如申请专利范围第17项所述之形成半导体晶片 的方法,其更包括形成一覆盖层在该第二半导体材 料上,该覆盖层系包含该第一半导体材料。 26.如申请专利范围第17项所述之形成半导体晶片 的方法,其中该闸极堆叠系包含一闸电极在一闸极 介电质之上。 27.如申请专利范围第26项所述之形成半导体晶片 的方法,其中该闸极堆叠更包含一闸极罩幕在该闸 电极之上。 28.如申请专利范围第17项所述之形成半导体晶片 的方法,其中该第二自然晶格常数系大于该第一自 然晶格常数。 29.如申请专利范围第17项所述之形成半导体晶片 的方法,其中该第一半导体材料系包含矽,而该第 二半导体材料系包含矽和锗。 30.如申请专利范围第29项所述之形成半导体晶片 的方法,其中形成源极与汲极区系包含p-型掺杂区 域。 31.如申请专利范围第17项所述之形成半导体晶片 的方法,其中该第二自然晶格常数系小于该第一自 然晶格常数。 32.如申请专利范围第17项所述之形成半导体晶片 的方法,其中该第一半导体材料系为矽,且该第二 半导体材料系包含矽和碳。 33.如申请专利范围第17项所述之形成半导体晶片 的方法,其更包括形成矽化物于应变型通道电晶体 之闸极堆叠、源极区以及汲极区上之步骤。 34.如申请专利范围第17项所述之形成半导体晶片 的方法,其更包括以下步骤: 形成一接触蚀刻停止层于该半导体元件之上; 形成一护层于该接触蚀刻停止层上;以及 通过该接触蚀刻停止层并形成对该半导体元件之 接触窗。 35.如申请专利范围第17项所述之形成半导体晶片 的方法,其中该半导体元件系包含一电晶体。 36.如申请专利范围第35项所述之形成半导体晶片 的方法,其中该电晶体系包含一应变型场效电晶体 。 37.如申请专利范围第35项所述之形成半导体晶片 的方法,其中该应变型通道电晶体系包含一为第一 掺杂型之电晶体,而其中该半导体元件则包含一具 有一第二掺杂型之电晶体。 38.如申请专利范围第17项所述之形成半导体晶片 的方法,其更包括: 形成一可弃式薄膜于该第二主动区上,该可弃式薄 膜系位于该闸极堆叠之上;以及 处理该可弃式薄膜以形成可弃式间隔物于该第二 主动区之闸极堆叠的侧壁上; 其中该至少一凹陷处系形成于对应一可弃式间隔 物旁。 39.如申请专利范围第38项所述之形成半导体晶片 的方法,其更包括移除该可弃式间隔物,以及形成 间隔物于闸极堆叠之侧壁。 40.如申请专利范围第17项所述之形成半导体晶片 的方法,其更包括形成一第二闸极堆叠于该第一主 动区,其中该每一第一闸极堆叠及第二闸极堆叠系 包含一闸电极于一闸极介电质上。 41.如申请专利范围第17项所述之形成半导体晶片 的方法,其更包含一硬罩幕在该闸电极以及间隔物 之上。 42.如申请专利范围第41项所述之形成半导体晶片 的方法,其中该硬罩幕系包含复合层材料。 43.如申请专利范围第41项所述之形成半导体晶片 的方法,其更包括于该第二半导体材料成长后,将 该硬罩幕移除。 44.如申请专利范围第17项所述之形成半导体晶片 的方法,其中该第二半导体材料系原位掺杂一p-型 掺杂物。 45.如申请专利范围第44项所述之形成半导体晶片 的方法,其中该第二半导体材料系以原位掺杂以下 掺杂物之一或其组合:硼或铟。 46.如申请专利范围第17项所述之形成半导体晶片 的方法,该第二半导体材料系原位掺杂一n-型掺杂 物。 47.如申请专利范围第46项所述之形成半导体晶片 的方法,其中该第二半导体材料系以原位掺杂以下 掺杂物之一或其组合:砷、磷或锑。 48.如申请专利范围第17项所述之形成半导体晶片 的方法,其更包括形成源极区与汲极区后,形成一 第一导电材料于源极与汲极区上。 49.如申请专利范围第48项所述之形成半导体晶片 的方法,其中该第一导电材料系包含以下材质之一 或其组合:Co(SiGe)、Ni(SiGe)、Co(SiC)或Ni(SiC)。 50.一种形成半导体元件的方法,其包括: 提供一半导体基底,其包含一第一半导体材料,该 基底系包含一第一主动区与一第二主动区,该第一 主动区具有一第一闸极堆叠形成于其上,而该第二 主动区具有一第二闸极堆叠形成于其上; 形成一薄膜于该第一主动区与第二主动区上; 形成间隔物于该第二主动区之第二闸极堆叠侧壁 上; 蚀刻一源极凹陷处与一汲极凹陷处于该第二闸极 堆叠之对侧,该源极凹陷处与该汲极凹陷处系藉由 该间隔物与一通道区隔离;以及 成长一第二半导体材料于该源极凹陷处与汲极凹 陷处。 51.如申请专利范围第50项所述之形成半导体元件 的方法,其中该每一第一闸极堆叠及第二闸极堆叠 系包含一闸电极在一闸极介电质之上。 52.如申请专利范围第51项所述之形成半导体元件 的方法,其更包含一硬罩幕在该闸电极以及间隔物 之上。 53.如申请专利范围第52项所述之形成半导体元件 的方法,其中该硬罩幕系包含复合层硬罩幕材料。 54.如申请专利范围第52项所述之形成半导体元件 的方法,其中该硬罩幕材料系包含以下材质之一或 其组合:氧化矽、氮氧化矽或氮化矽。 55.如申请专利范围第52项所述之形成半导体元件 的方法,其更包括于该第二半导体材料成长后,将 该硬罩幕移除。 56.如申请专利范围第50项所述之形成半导体元件 的方法,其中该第一半导体材料系包含矽。 57.如申请专利范围第56项所述之形成半导体元件 的方法,其中该第二半导体材料系包含矽和锗。 58.如申请专利范围第56项所述之形成半导体元件 的方法,其中该第二半导体材料系包含矽和碳。 59.如申请专利范围第50项所述之形成半导体元件 的方法,其中该半导体基底系包含一绝缘层在该第 一半导体之下。 60.如申请专利范围第50项所述之形成半导体元件 的方法,其中该半导体基底系包含一松弛矽锗层于 该第一半导体材料之下。 61.如申请专利范围第60项所述之形成半导体元件 的方法,其中该第一半导体材料系包含矽。 62.如申请专利范围第50项所述之形成半导体元件 的方法,其中该第二半导体材料系经原位掺杂一p- 型掺杂物。 63.如申请专利范围第62项所述之形成半导体元件 的方法,其中该p-型掺杂物系为以下材质之一或其 组合:硼或铟。 64.如申请专利范围第50项所述之形成半导体元件 的方法,其中该第二半导体材料系经原位掺杂一n- 型掺杂物。 65.如申请专利范围第64项所述之形成半导体元件 的方法,其中该n-型掺杂物系为以下材质之一或其 组合:砷、磷或锑。 66.如申请专利范围第50项所述之形成半导体元件 的方法,其更包括: 形成一第一源极区与一第一汲极区于该第一主动 区与该第一闸极堆叠相对毗邻处;以及 形成一第二源极区其一第二汲极区于该第二主动 区与该第二闸极堆叠相对毗邻处。 67.如申请专利范围第66项所述之形成半导体元件 的方法,其更包括于形成该第一源极区与该第一汲 极区后,形成一第一导电材料于该第一源极区与第 一汲极区上。 68.如申请专利范围第67项所述之形成半导体元件 的方法,其中该第一导电材料系包含以下材质之一 或其组合:CoSi、NiSi、Co(SiGe)、Ni(SiGe)、Co(SiC)或Ni( SiC)。 69.如申请专利范围第66项所述之形成半导体元件 的方法,其更包括于形成该第二源极区与该第二汲 极区后,形成一第二导电材料于该第二源极区与该 第二汲极区上。 70.如申请专利范围第69项所述之形成半导体元件 的方法,其中该第二导电材料系包含以下材质之一 或其组合:CoSi、NiSi、Co(SiGe)、Ni(SiGe)、Co(SiC)或Ni( SiC)。 71.如申请专利范围第50项所述之形成半导体元件 的方法,其中形成间隔物于该第二闸极堆叠侧壁系 包括: 形成一可弃式薄膜于该包含第二闸极堆叠之第二 主动区上;以及 蚀刻该可弃式薄膜以形成可弃式间隔物。 72.如申请专利范围第71项所述之形成半导体元件 的方法,其中形成一薄膜于该第一主动区及第二主 动区之步骤系包括形成一可弃式薄膜之步骤,此方 法更包括于形成可弃式间隔物前先形成一罩幕层 于部份位于该第一主动区之可弃式薄膜上。 73.如申请专利范围第71项所述之形成半导体元件 的方法,其中形成该可弃式间隔物系包括执行一电 浆蚀刻制程或一湿蚀刻制程。 74.如申请专利范围第71项所述之形成半导体元件 的方法,其更包括于形成该源极凹陷处与汲极凹陷 处后,将该可弃式间隔物移除。 75.如申请专利范围第74项所述之形成半导体元件 的方法,其更包括于该第二半导体材料成长后,形 成该第一闸极堆叠与第二闸极堆叠侧壁之间隔物 。 76.如申请专利范围第75项所述之形成半导体元件 的方法,其中该位于第一及第二闸极堆叠侧壁之间 隔物系为复合间隔物。 77.如申请专利范围第50项所述之形成半导体元件 的方法,其中成长一第二半导体材料系包括执行一 选择性磊晶成长制程。 78.如申请专利范围第50项所述之形成半导体元件 的方法,其更包括于成长一第二半导体材料后,选 择性成长一第一半导体材料于该第二半导体材料 上。 79.如申请专利范围第50项所述之形成半导体元件 的方法,其中该每一第一闸极堆叠及第二闸极堆叠 系包含一闸电极由以下材质之一或其组合所形成: 多晶矽、多晶矽锗、金属、金属矽化物或金属氮 化物。 80.如申请专利范围第50项所述之形成半导体元件 的方法,其中该每一第一闸极堆叠及第二闸极堆叠 系包含一闸极介电质由以下材质之一或其组合所 形成:氧化矽、氮氧化矽、氮化矽、氧化铪、氧化 铝或氧化锆。 81.一种形成半导体元件的方法,其包括: 提供一半导体层,其包含一第一主动区与一第二主 动区; 形成一第一闸极堆叠于该第一主动区上,以及一第 二闸极堆叠于该第二主动区上; 形成一介电薄膜在该第一主动区与第二主动区上; 形成一罩幕层于部份位于该第二主动区之介电薄 膜上; 藉由非等向性蚀刻该介电薄膜以形成一可弃式间 隔物于该第一闸极堆叠侧壁; 形成一第一与一第二凹陷处于该第一主动区上,并 大体与该可弃式间隔物对应排列; 以一半导体材料填充该第一与第二凹陷处;以及 掺杂位于该第二主动区毗邻于该第二闸极堆叠之 源极与汲极区。 82.如申请专利范围第81项所述之形成半导体元件 的方法,其更包括于填充该第一及第二凹陷处后, 将位于该第一主动区上之可弃式薄膜与介电薄膜 移除。 83.如申请专利范围第82项所述之形成半导体元件 的方法,移除该可弃式薄膜以及该介电薄膜后,其 更包括: 形成一第一导电型之浅掺杂区域于该第一主动区 对应于该第一闸极堆叠处; 形成一第二导电型之浅掺杂区域于该第二主动区 对应于该第二闸极堆叠处; 形成一第一间隔物邻接该第一闸极堆叠以及一第 二间隔物邻接该第二闸极堆叠; 形成第一导电型之浓掺杂区域于该第一主动区对 应于该第一间隔物;以及 形成第二导电型之浓掺杂区域于该第二主动区对 应于该第二间隔物。 84.如申请专利范围第81项所述之形成半导体元件 的方法,于填充该第一及第二凹陷处后,其更包括: 移除该第二主动区上之罩幕层; 形成一第二罩幕层于该第一主动区上;以及 蚀刻该第二主动区上之介电层以形成第二间隔物 毗邻于该第二闸极堆叠旁。 85.如申请专利范围第84项所述之形成半导体元件 的方法,其中离子布植一源极区与一汲极区系包括 布植位于该第二主动区并与该第二间隔物对应排 列之一源极区与一汲极区。 86.如申请专利范围第85项所述之形成半导体元件 的方法,其更包括于离子布植该源极区域汲极区后 ,将该可弃式间隔物以及第二间隔物移除。 87.如申请专利范围第86项所述之形成半导体元件 的方法,其更包括于移除该可弃式间隔物与第二间 隔物后,形成一第一浅掺杂区域于该第一主动区对 应该第一闸极堆叠处以及形成一第二浅掺杂区域 于该第二主动区对应该第二闸极堆叠处。 图式简单说明: 第1图显示一习知电阻形成于部份基底之图示。 第2图系显示一应变型通道电晶体。 第3图显示一应变型通道与一习知电阻之结合。 第4a-4l图系显示本发明第一实施例之流程图。 第5图系比较一习知PMOS与一压缩张力之PMOS。 第6图系比较一习知NMOS与一压缩张力之NMOS。 第7-12图显示本发明第二及第三实施例之结合步骤 。 第13-14图显示本发明第二实施例之额外步骤。 第15-19图显示本发明第三实施例之额外步骤。 |
