| 主权项 |
1.一种半导体装置,其包含: 一基板; 一第一区域,其设置在该基板上,并且包含一含有 一相对介电常数最多为3.0之绝缘层的第一绝缘部 分和一设置在该第一绝缘部分中的导电部分; 一第二区域,其设置在基板之,并且以平行该基板 主要表面的方向定位以邻接该第一区域,该第二区 域包含一第二绝缘部分,该第二绝缘部分以相同方 向定位以邻接该第一绝缘部分,且该第二绝缘部分 不含有相对介电常数最多为3.0之绝缘层;及 一垫层,其一设置在该第二区域上,并且电性连接 到导电部分。 2.根据申请专利范围第1项之半导体装置,其中介于 该基板和该第二绝缘部分之间,该第二区域不包含 相对介电常数最多为3.0的绝缘层。 3.根据申请专利范围第1项之半导体装置,其中介于 该垫层和该第二绝缘部分之间,该第二区域不包含 相对介电常数最多为3.0的绝缘层。 4.根据申请专利范围第1项之半导体装置,其中介于 该垫层和该第二绝缘部分之间,该第二区域含有一 相对介电常数最多为3.0的绝缘层。 5.根据申请专利范围第1项之半导体装置,更包含一 连接部分,其横跨一介于该第一区域与该第二区域 间之边界延伸,且将该垫层电性连接至该导电部分 。 6.根据申请专利范围第1项之半导体装置,其中该第 一绝缘部分更包括至少一绝缘层,该至少一绝缘层 系设置在相对介电常数最多为3.0的该绝缘层上,且 该至少一绝缘层之相对介电常数最多为3.0。 7.根据申请专利范围第6项之半导体装置,其中该第 二绝缘部分包括一相对介电常数大于3.0之绝缘层, 该绝缘层的厚度相当于由相对介电常数最多为3.0 的该绝缘层与相对介电常数最多为3.0之该至少一 绝缘层所组合成的厚度。 8.根据申请专利范围第1项之半导体装置,其中该导 电部分往垂直于该基板主要表面之方向延伸通过 该第一绝缘部分。 9.根据申请专利范围第1项之半导体装置,其中第二 绝缘部分没有导电部分。 10.根据申请专利范围第1项之半导体装置,其中该 第二绝缘部分具有由该第一绝缘部分产生之一贯 孔。 11.根据申请专利范围第10项之半导体装置,其中该 贯孔是由非等向性蚀刻相对介电常数最多为3.0之 该绝缘膜所形成。 12.根据申请专利范围第10项之半导体装置,其中藉 由CMP的方法,该第二绝缘部分形成于该贯孔。 13.根据申请专利范围第1项之半导体装置,其中介 于该第一绝缘部分与该第二绝缘部分之边界,大体 上垂直于该基板之主要表面。 14.根据申请专利范围第1项之半导体装置,更包含 一主动元件,该主动元件系设置在基板上,且该主 动元件系电性连接至该导电部分。 15.一种制造半导体装置之方法,其包含: 在一第一区域与一第二区域中堆叠相对介电常数 最多为3.0之复数个绝缘层,该第一区域与该第二区 域系设置在一基板上且往平行于该基板主要表面 之方向彼此邻接; 去除位于该第二区域内复数个绝缘层的部分,以在 该等复数个绝缘层内产生一贯孔; 在该贯孔中形成一相对介电常数大于3.0之绝缘层; 及 在该相对介电常数大于3.0之该绝缘层上形成一垫 层。 16.根据申请专利范围第15项之方法,其中堆叠复数 个绝缘层包括在该等复数个绝缘层形成一导电部 分。 17.根据申请专利范围第16项之方法,更包含在形成 该等复数个绝缘层之前,在该基板上形成一主动元 件,该主动元件电性连接至该导电部分。 18.根据申请专利范围第15项之方法,其中在该基板 与该等复数个绝缘层之间执行堆叠该复数个绝缘 层,而不会插入相对介电常数最多为3.0之绝缘层。 19.根据申请专利范围第16项之方法,其中形成该垫 层包含形成一连接部分,其横跨介于该第一区域与 该第二区域之边界延伸且将该垫层电性连接至该 导电部分。 20.根据申请专利范围第16项之方法,其中介于该垫 层与相对介电常数大于3.0之该绝缘层之间形成该 垫层,并且插入一相对介电常数最多为3.0之绝缘层 。 图式简单说明: 图1A到1D是剖面图,解释根据本发明的实施例制造 半导体装置的一些步骤; 图2是根据本发明实施例,半导体装置修改后的剖 面图; 图3是根据本发明实施例,半导体装置图案位置关 系说明的平面图;以及 图4是根据本发明实施例,半导体装置整个晶片结 构的平面图。 |
