| 主权项 |
1.一种半导体装置,其构成包括:一半导体基板;及 一半导体层,在该半导体基板上形成,其第一方向 较长,与该第一方向交差之第二方向较短成翼片状 之半导体层;及闸绝缘层,在该半导体层的第二方 向之侧面形成;及闸电极,邻接该闸绝缘层配置;及 通道区域,在该半导体层内的与该些闸绝缘层邻接 之位置形成;及源/汲延伸区域,在该半导体层内的 与该通道区域在第一方向邻接之位置形成;以及源 /汲区,在该半导体层内的与该源/汲延伸区域在第 一方向邻接之位置形成;其特征为在该通道区域的 该半导体层之该第二方向之宽度,小于在该源/汲 区域的该半导体层之该第二方向之宽度。 2.如申请专利范围第1项所述的半导体装置,其特征 为在该通道区域的该半导体层之该第二方向之宽 度,小于在该源/汲延伸区域的该半导体层之该第 二方向之宽度。 3.如申请专利范围第1项或第2项所述的半导体装置 ,其特征为在该源/汲延伸区域的该半导体层之该 第二方向的宽度,小于在该源/汲区域的该半导体 层之该第二方向的宽度。 4.如申请专利范围第1项或第2项所述的半导体装置 ,其特征为在该源/汲延伸区域的该半导体层之该 第二方向的宽度,与在该源/汲区域的该半导体层 之该第二方向的宽度相同。 5.如申请专利范围第1项所述的半导体装置,其特征 为流经该通区域的电流之流向为该第一方向。 6.如申请专利范围第1项所述的半导体装置,其特征 为在该通道区域的该半导体层之该第二方向的宽 度,小于该闸电极的闸长度。 7.如申请专利范围第1项所述的半导体装置,其特征 为在该源/汲延伸区域的该半导体层之该第二方向 的宽度,与该闸电极的闸长度相等或更大。 8.如申请专利范围第1项所述的半导体装置,其特征 为该闸电极系由在该半导体层的该第二方向之一 侧形成的第一部分,及在该半导体层的该第二方向 之他侧形成的第二部分构成。 9.如申请专利范围第8项所述的半导体装置,其特征 为该第一部分与第二部分闸电极,为电气性隔离, 可给予不同的讯号。 10.如申请专利范围第8项所述的半导体装置,其特 征为该第一部分与第二部分闸电极,可电氧性结合 输入同一的讯号。 11.如申请专利范围第1项所述的半导体装置,其特 征为该半导体基板为SOI基板。 12.如申请专利范围第1项所述的半导体装置,其特 征为在该通道区域的该半导体层之该第二方向的 宽度,需为使该些闸电极、源/汲延伸区域、及源/ 汲区域形成的电晶体,能作为完全耗尽型元件动作 的必要之宽度。 13.如申请专利范围第1项所述的半导体装置,其特 征为在该源/汲区域的该半导体层的上面,有矽化 物层形成。 14.一种半导体装置,其构成包括:一半导体基板;及 复数的第一半导体层,该些第一半导体层的第一方 向较长,与该第一方向交差的第二方向较短,在该 半导体基板上沿该第二方向并排配置形成复数的 翼片状之第一半导体层;及第二半导体层,设在该 些的第一半导体层之该第一方向的端部,用以结合 该些复数的第一半导体层;及闸绝缘层,在该些复 数的第一半导体层的第二方向之侧面形成;及闸电 极,邻接该些闸绝缘层配设;及通道区域,在该些复 数的第一半导体层内与该些闸绝缘层邻接之位置 形成;及源/汲延伸区域,在该些复数的第一半导体 层内与该些通道区域的该第一方向邻接之位置形 成;以及源/汲区域,在该第二半导体层内与该些源/ 汲延伸区域的该第一方向邻接之位置形成。 15.如申请专利范围第14项所述的半导体装置,其特 征为该些复数的第一半导体层之高度,全部相同。 16.如申请专利范围第14项所述的半导体装置,其特 征为该第二半导体层之内部,全部成为该源/汲区 域。 17.如申请专利范围第14项所述的半导体装置,其特 征为在该通道区域的该些之第一半导体层的该第 二方向的宽度,小于在该源/汲延伸区域的该些第 一半导体层之该第二方向的宽度。 18.如申请专利范围第17项所述的半导体装置,其特 征为在该源/汲延伸区域的该些第一半导体层的该 第二方向之宽度,小于在该些源/汲的该第二半导 体层的该第二方向之宽度。 19.如申请专利范围第14项所述的半导体装置,其特 征为流经该些通道区域的电流之流向为该第一方 向。 20.如申请专利范围第14项所述的半导体装置,其特 征为在该些通道区域的该第一半导体层之该第二 方向的宽度,小于该些闸电极的闸长度。 21.一种半导体装置,其构成包括:一半导体基板;及 一半导体层,在该半导体基板上形成,为一在第一 方向较长,在与该第一方向交差之第二方向较短的 翼片状半导体层;及闸绝缘层,在该半导体层的该 第二方向之侧面形成;及闸电极,配设在邻接该闸 绝缘层之位置;及通道区域,在该半导体层内的邻 接该闸绝缘层之位置形成;及源/汲延伸区域,在该 半导体层内的该通道区域之该第一方向的邻接位 置形成;及源/汲区域,在该半导体层内的该源/汲延 伸区域之该第一方向的邻接位置形成;以及矽化物 层,在该源/汲区域的该半导体层之表面部形成,但 该半导体层的内部全体皆不形成矽化物层。 22.如申请专利范围第21项所述的半导体装置,其特 征为该矽化物层,在该半导体层的上部及该第二方 向的表面部形成。 23.如申请专利范围第22项所述的半导体装置,其特 征为在该半导体层上部的该矽化物层与该半导体 层之间,形成绝缘层,该绝缘层作为矽化作用抑止 层的功能。 24.如申请专利范围第21项所述的半导体装置,其特 征为该半导体层的该第二方向之宽度,大于在该半 导体层的该第二方向之表面部形成的该矽化物层 之该第二方向的厚度二倍以上。 25.如申请专利范围第21项所述的半导体装置,其特 征为在该源/汲区域的该半导体层之该第二方向的 宽度,大于在该源/汲延伸区域或在该通道区域的 该半导体层之该第二方向的宽度。 26.如申请专利范围第25项所述的半导体装置,其特 征为在源/汲区域的该半导体层,由外延层及其原 来的半导体层构成。 27.如申请专利范围第26项所述的半导体装置,其特 征为该原来的半导层为矽晶层,该外延层为矽晶层 或矽化锗层构成。 28.如申请专利范围第21项所述的半导体装置,其特 征为在该源/汲区域的该半导体层之高度,高于在 该源/汲延伸区域或在该通道区域的该半导体层之 高度。 29.如申请专利范围第21项所述的半导体装置,其特 征为该半导体基板系SOI基板。 30.如申请专利范围第21项所述的半导体装置,其特 征为在该通道区域的该半导体层之该第二方向的 宽度,需为使该些闸电极、源/汲延伸区域、及源/ 汲区域构成的电晶体,能作为完全耗尽型元件动作 的必要之宽度。 31.一种半导体装置的制造方法,其特征为包括以下 之制程:半导体层形成工程,在半导体基板上形成 在第一方向长,与该第一方向交差之第二方向短的 翼片状之半导体层;及伪闸绝缘层之形成,在该半 导体层的该第二方向之侧面形成伪绝缘层;及伪闸 电极之形成工程,即邻接该伪绝缘层形成伪闸电极 ;及在该半导体层内形成源/汲延伸区域及源/汲区 域的形成工程;及覆盖该半导体层的绝缘层之形成 工程;及研磨或蚀刻该绝缘层,露出该伪闸绝缘层 及该伪闸电极之表面的露出工程;及该伪闸绝缘层 及伪闸电极的除去工程;及氧化层之形成工程,即 将该伪闸绝缘层存在部分之该半导体层氧化形成 氧化层;及该氧化层之除去工程;及闸绝缘层之形 成工程,即在该伪闸绝缘层存在的部分形成闸绝缘 层;以及闸电极形成工程,即邻接该闸绝缘层形成 闸电极。 32.如申请专利范围第31项所述的半导体装置的制 造方法,其特征为该源/汲延伸区域,使用倾斜离子 植入法形成。 33.如申请专利范围第31项所述的半导体装置的制 造方法,其特征为该源/汲区域,使用倾斜离子植入 与垂直离子植入之组合,或垂直离子植入法形成。 34.如申请专利范围第31项所述的半导体装置的制 造方法,其特征为在该源/汲延伸区域形成之后,该 源/汲区域形成之前,在该闸电极的侧壁形成侧壁 绝缘层。 35.如申请专利范围第31项所述的半导体装置的制 造方法,其特征为该绝缘层的研磨或蚀刻,是以在 该半导体层上形成的盖绝缘层为抑止层。 36.如申请专利范围第31项所述的半导体装置的制 造方法,其特征为该绝缘层之研磨或蚀刻,是以该 伪闸电极为抑止层。 37.如申请专利范围第31项所述的半导体装置的制 造方法,其特征为该半导体层的氧化,使用热氧化 法进行。 38.如申请专利范围第31项所述的半导体装置的制 造方法,其特征为该闸电极用多矽晶或金属形成。 39.如申请专利范围第31项所述的半导体装置的制 造方法,其特征为在该闸电极上及该源/汲区域的 表面上,增加形成矽化物层之工程。 40.如申请专利范围第31项所述的半导体装置的制 造方法,其特征为依该氧化层的厚度,在邻接该闸 绝缘层之通道区域的该半导体层之该第二方向之 宽度可以控制。 41.一种半导体装置的制造方法,其特征为包括:半 导体层形成工程,即在半导体基板上形成第一方向 较长,与该第一方向交差之第二方向短的翼片状之 复数个第一半导体层,及在该些复数个第一半导体 层的该第一方向之端部,形成结合该些端部的第二 半导体层;及伪闸绝缘层之形成工程,在该些复数 个第一半导体层的该第二方向之侧面形成伪闸绝 缘层;及伪闸电极之形成工程,邻接该些伪闸绝缘 层形成伪闸电极;及在该些复数个第一半导体层内 形成源/汲延伸区域之工程;及在该第二半导体层 内形成源/汲区域之工程;及绝缘层之形成工程,即 形成覆盖该些第一及第二半导体层的绝缘层;及研 磨或蚀刻该绝缘层,以露出该伪闸绝缘层及该伪闸 电极的露出工程;及除去该伪闸绝缘层及伪闸电极 的工程;及氧化层之形成工程,将该伪闸绝缘层存 在部份的该些第一半导体层氧化,形成氧化层;及 该氧化层之除去工程;及闸绝缘层形成工程,即在 该伪闸绝缘层存在之部分形成闸绝缘层;以及闸电 极之形成工程,在该闸绝缘层邻接位置形成闸电极 。 42.如申请专利范围第41项所述的半导体装置的制 造方法,其特征为该些源/汲延伸区域,用倾斜离子 植入法形成。 43.如申请专利范围第41项所述的半导体装置的制 造方法,其特征为该源/汲区域使用倾斜离子植入 与垂直离子植入的组合,或垂直离子植入法形成。 44.一种半导体装置的制造方法,其特征为包括:盖 绝缘层之形成工程,即在第一绝缘层的半导体层上 形成盖绝缘层;及半导体层的蚀刻工程,利用该盖 绝缘层为罩膜,蚀刻该半导体层成为第一方向长, 与第一方向交差之第二方向短的翼片状之半导体 层;及覆盖该半导体层的第二绝缘层之形成工程; 及研磨或蚀刻该第二绝缘层,以露出该盖绝缘层之 表面的工程;及盖绝缘层之缩小工程,使用等向性 蚀刻(isotnopic itching)蚀刻该盖绝缘层以缩小其尺寸 ;及第一光阻层的形成工程,在该半导体层上形成 第一光阻层,该第一光阻层有一宽度较该半导体层 之该第一方向的宽度更小的缝隙;及该半导体层中 央部宽度缩小工程,即以该盖绝缘层及该第一光阻 层为罩膜,蚀刻该半导体层,使该半导体层中央部 分的该第二方向之宽度,小于该半导体层的该第一 方向之端部的第二方向之宽度;及在该半导体层的 中央部形成源/汲延伸区域之工程,以及在该半导 体层的该第一方向之端部形成源/汲区域之工程。 45.如申请专利范围第44项所述的半导体装置的制 造方法,其特征为增加下述三项工程:即该盖绝缘 层的再度缩小工程,在利用该盖绝缘层及该光阻层 蚀刻该半导体层之后,要形成该源/汲延伸区域之 前,再用等向性蚀刻法蚀刻该盖绝缘层,再度缩小 该盖绝缘层的尺寸;及第二光阻层的形成工程,在 该半导体层上,形成第二光阻层,该第二光阻的缝 隙之该第一方向之宽度,小于该第一光阻层的缝隙 之该宽度;以及该半导体层中心部的减小工程,使 用该盖绝缘层及该第二光阻层为罩膜蚀刻该半导 体层,使该半导体层的中心部之该第二方向的宽度 ,小于该半导体层之中央部的该第二方向的宽度。 46.如申请专利范围第45项所述的半导体装置的制 造方法,其特征为该半导体层的中心部形成通道区 域。 47.一种半导体装置的制造方法,其特征为包括:半 导体层的形成工程,即在半导体基板上形成在第一 方向长,与该第一方向交差的第二方向短的翼片状 半导体层;及闸绝缘层之形成工程,在该半导体层 的该第二方向之侧面形成闸绝缘层;及闸电极形成 工程,邻接该闸绝缘层形成闸电极;及以倾斜离子 植入法,在该半导体层内形成源/汲延伸区域之工 程;及在该闸电极的侧壁形成侧壁绝缘层之工程; 及源/汲区域形成工程,使用倾斜离子植入与垂直 离子植入的组合,或垂直离子植入法形成源/汲区 域;以及在该些闸电极上及源/汲区域的表面上形 成矽化物层;并需设定矽化作用之条件,使在该源/ 汲区域的该半导体层之内部全部不会形成矽化物 层。 48.如申请专利范围第47项所述的半导体装置的制 造方法,其特征为增加在该半导体层的表面上生长 外延层之工程,即在该侧壁绝缘层形成后,该源/汲 区域形成之前,使用选择生长法在该半导体层之表 面上,生长外延层。 49.如申请专利范围第47项所述的半导体装置的制 造方法,其特征为该外延层形成该源/汲区域的一 部分,并在该矽化作用时供做被消耗的半导体。 50.如申请专利范围第47项所述的半导体装置的制 造方法,其特征为该外延层在该半导体层的上面及 侧面上形成。 51.一种半导体装置的制造方法,其特征为包括:半 导体层形成工程,即在半导体基板上形成第一方向 长,与该第一方向交差的第二方向短的翼片状之第 一半导体层,并在该第一半导体层上形成矽化作用 抑止层及在该矽化作用抑止层上形成第二半导体 层;及闸绝缘层之形成工程,在该第一半导体层的 该第二方向之侧面形成闸绝缘层;及邻接该闸绝缘 层形成闸电极之工程;及在该第一半导体层内形成 源/汲延伸区域之工程;及在该闸电极的侧壁形成 侧壁绝缘层之工程;及外延层生长及结合工程,即 利用选择生长法在该些第一及第二半导体层的表 面上生长外延层,并使该第一半导体层的外延层与 该第二半导体层的外延层结合;及在该第一半导体 层内形成源/汲区域之工程;以及矽化物层之形成 工程,即在该些闸电极上、第二半导体层上及外延 层上形成矽化物层;该矽化作用抑止层为在矽化作 用时,抑止该矽化作用不会由该第一半导体层的上 部进行的矽化作用抑止之机能。 52.如申请专利范围第51项所述的半导体装置的制 造方法,其特征为该矽化作用抑止层,是由氧化矽 或氮化矽构成。 53.如申请专利范围第14项所述的半导体装置,其特 征为再配备:侧壁绝缘层,覆盖该些复数的第一半 导体层至该些第一及第二半导体层的交界部;以及 矽化物层,由该第二半导体层矽化作用形成;以及 该第二半导体层为方形,该些复数的第一半导体层 之中,位在最侧边部的该第一半导体层与该第二半 导体层之交接角,到该第二半导体层之边角的距离 ,需设定成大于该矽化物层的厚度。 54.如申请专利范围第53项所述的半导体装置,其特 征为该矽化物层,不能掺入到该些复数的第一半导 体层之中的位在最侧端部之第一半导体层。 图式简单说明: 图1 示本发明之例的概要图。 图2 示本发明之例的概要图。 图3 示本发明之例的概要图。 图4 示本发明之例的概要图。 图5 示本发明之例的概要图。 图6 示本发明之例的概要图。 图7 示本发明之例的概要图。 图8 示本发明第一实施例的Fin FET之构造图。 图9 示图8的沿IX-IX线之断面图。 图10 示第一实施例的制造方法第一例之图。 图11 示图10的沿XI-XI线之断面图。 图12 示第一实施例的制造方法第一例之图。 图13 示图12的沿XIII-XIII线之断面图。 图14 示第一实施例的制造方法第一例之图。 图15 示图14的沿XV-XV线之断面图。 图16 示第一实施例的制造方法第一例之图。 图17 示图16的沿XVII-XVII线之断面图。 图18 示第一实施例的制造方法第一例之图。 图19 示第一实施例的制造方法第一例之图。 图20 示第一实施例的制造方法第一例之图。 图21 示图20的沿XXI-XXI线之断面图。 图22 示第一实施例的制造方法第一例之图。 图23 示图22的沿XXIII-XXIII线之断面图。 图24 示第一实施例的制造方法第二例之图。 图25 示图24的沿XXV-XXV线之断面图。 图26 示第一实施例的制造方法第二例之图。 图27 示图26的沿XXVII-XXVII线的断面图。 图28 示第一实施例的制造方法第二例之图。 图29 示图28的沿XXIX-XXIX线的断面图。 图30 示第一实施例的制造方法第二例之图。 图31 示图30的沿XXXI-XXXI线之断面图。 图32 示第一实施例的制造方法第二例之图。 图33 示图32的沿XXXIII-XXXIII线之断面图。 图34 示第一实施例的制造方法第二例之图。 图35 示图34的沿XXXV-XXXV线之断面图。 图36 示本发明第二实施例的Fin FET图。 图37 示图36的沿XXXVII-XXXVII线之断面图。 图38 示第二实施例的制造方法之例。 图39 示第二实施例的制造方法之例。 图40 示第二实施例的制造方法之例。 图41 示第二实施例的制造方法之例。 图42 示第二实施例的制造方法之例。 图43 示本发明第三实施例之Fin FET之构造例一。 图44 示图43的沿XLIV-XLIV线之断面图。 图45 示本发明第三实施例之Fin FET之构造例二。 图46 示图45的沿XLVI-XLVI线之断面图。 图47 示本发明第三实施例之Fin FET之构造例三。 图48 示图47的沿XLVIII-XLVIII线之断面图。 图49 示第三实施例的制造方法第一例之图。 图50 示第三实施例的制造方法第一例之图。 图51 示图50的沿LI-LI线之断面图。 图52 示第三实施例的制造方法第一例之图。 图53 示图52的沿LIII-LIII线之断面图。 图54 示第三实施例的制造方法第一例之图。 图55 示图54的沿LV-LV线之断面图。 图56 示第三实施例的制造方法第一例之图。 图57 示图56的沿LVII-LVII线之断面图。 图58 示第三实施例的制造方法第二例之图。 图59 示图58的沿LIX-LIX线之断面图。 图60 示第三实施例的制造方法第二例之图。 图61 示图60的沿LXI-LXI线之断面图。 图62 示第三实施例的制造方法第二例之图。 图63 示图62的沿LXIII-LXIII线之断面图。 图64 示第三实施例的制造方法第二例之图。 图65 示图64的沿LXV-LXV线之断面图。 图66 示第三实施例的制造方法第三例之图。 图67 示第三实施例的制造方法第三例之图。 图68 示第三实施例的制造方法第三例之图。 图69 示第三实施例的制造方法第三例之图。 图70 示第三实施例的制造方法第三例之图。 图71 示第三实施例的制造方法第三例之图。 图72 示第三实施例的制造方法第三例之图。 图73 示先前的Fin FET之例。 图74 示图73的沿LXXIV-LXXIV线之断面图。 图75 示先前的电晶体之例。 图76 示先前的电晶体之例。 图77 示先前的Fin FET之例。 图78 示先前的Fin FET之例。 图79 示先前的电晶体之例。 |
