| 主权项 |
1.一种封装积体电路晶片用底板之制造方法,且该 积体电路晶片系包括至少一外露之导电接点,其步 骤包括: (a)提供一基板; (b)形成一第一介电层于该基板之一第一表面上,一 第二介电层于该基板之一第二表面上; (c)形成一第一图样于该第一介电层上; (d)形成一第一凹槽于该第一表面,且该第一凹槽之 位置系相对应于该第一图样; (e)形成一导电层于该基板之该第二表面; (f)定义一第二图样于该第二导电层上;以及 (g)形成至少一导电层悬臂于该第二表面上; 其中,该第一凹槽系用以容置且固定该积体电路晶 片,且当该积体电路晶片容置于该第一凹槽时,该 复数个外露之导电接点恰与导电层悬臂相接触。 2.如申请专利范围第1项所述之制造方法,步骤(a)中 之该基板系矽基板。 3.如申请专利范围第2项所述之制造方法,其中该基 板系晶格方向{100}之矽基板。 4.如申请专利范围第1项所述之制造方法,步骤(b)中 之该介电层系氧化矽或氮化矽。 5.如申请专利范围第1项所述之制造方法,步骤(c)之 该第一图样定义方式为黄光制程。 6.如申请专利范围第1项所述之制造方法,步骤(d)之 该第一凹槽系以蚀刻方式形成。 7.如申请专利范围第6项所述之制造方法,蚀刻该第 一凹槽之角度范围为54度至56度。 8.如申请专利范围第1项所述之制造方法,其中该导 电层系金、银、铜或镍。 9.如申请专利范围第8项所述之制造方法,其中该导 电层系以沈积方式形成。 10.如申请专利范围第1项所述之制造方法,其中步 骤(f)之该第二图样系以黄光制程定义。 11.如申请专利范围第1项所述之制造方法,于步骤(f )之后更包括一步骤(f1),蚀刻该第一介电层与该第 二介电层。 12.一种封装方法,其步骤包括: (a)提供一具至少一导电层、一介电层与一第一凹 槽于一基板上之底板,且该介电层系夹置于该基板 与该导电层之间,该导电层系形成一悬臂外形伸出 于该介电层之外; (b)提供一具至少一导电接点之一积体电路晶片;以 及 (c)将该晶片置入该第一凹槽中,对位后使该晶片上 导电接点与该底板上之该悬臂部分接触。 13.如申请专利范围第12项所述之封装方法,于步骤( c)之后更包括一步骤(d),于该底板上相对于形成有 该导电层之另一面封上一盖板。 14.如申请专利范围第12项所述之封装方法,其中该 基板系晶格方向{100}之矽基板。 15.如申请专利范围第12项所述之封装方法,其中该 介电层系氧化矽或氮化矽。 16.如申请专利范围第12项所述之封装方法,其中该 第一凹槽之角度范围为54度至56度。 17.如申请专利范围第12项所述之封装方法,其中该 导电层系金、银、铜或镍。 18.如申请专利范围第12项所述之封装方法,其中该 导电接点系沈积形成之锡球。 19.一种封装积体电路晶片用之基座,其包括: 一具至少一导电层、一介电层与一第一凹槽于一 基板上之底板; 一具至少一导电接点之一积体电路晶片,系容置固 定于该第一凹槽中; 一盖板,系固定于该底板上相对于形成有该导电层 之另一面; 其中,该底板之该介电层系夹置于该基板与该导电 层之间,该导电层系形成一悬臂外形伸出于该介电 层之外;且当该积体电路晶片容置于该第一凹槽时 ,该至少一导电接点恰与导电层悬臂相接触。 20.如申请专利范围第19项所述之封装基座,其中该 基板系晶格方向{100}之矽基板。 21.如申请专利范围第19项所述之封装基座,其中该 介电层系氧化矽或氮化矽。 22.如申请专利范围第19项所述之封装基座,其中该 第一凹槽之角度范围为54度至57度。 23.如申请专利范围第19项所述之封装基座,其中该 导电层系金、银、铜或镍。 24.如申请专利范围第19项所述之封装基座,其中该 导电接点系沈积形成之锡球。 图式简单说明: 图1系本发明实施例一之制程图。 图2系本发明实施例二之制程图。 |
