| 主权项 |
1.一种高速微控制器架构,系可运用于包含一程式 记忆体之RISC架构之微控制器,其特征在于:内建一 高速暂存程式记忆体,用以载入该程式记忆体中的 控制程式,以取代该程式记忆体以作为主程式记忆 体。 2.如申请专利范围第1项所述之高速微控制器架构, 其中该高速暂存程式记忆体系为一静态随机存取 记忆体。 3.如申请专利范围第1项所述之高速微控制器架构, 其中该程式记忆体系为一唯读记忆体、一快闪记 忆体、EPROM、EEPROM其中之一。 4.如申请专利范围第1项所述之高速微控制器架构, 其中更包含一控制讯号产生器,用以产生控制该高 速微控制器为该程式记忆体执行程式模式与该高 速暂存程式记忆体执行程式模式两者之一的控制 讯号,以控制该高速微控制器之控制程式读取路径 。 5.如申请专利范围第4项所述之高速微控制器架构, 其中该控制讯号产生器之控制讯号产生系可透过 外部硬体设定与程式设定两者之一。 6.如申请专利范围第1或4项所述之高速微控制器架 构,其中更包含一外部程式记忆体介面,该控制讯 号产生器更可产生一外部控制程式载入模式之控 制讯号,以通过该外部程式记忆体介面将一外部程 式记忆体中之外部控制程式载入该高速暂存程式 记忆体,并取代该程式记忆体以作为主程式记忆体 。 7.如申请专利范围第6项所述之高速微控制器架构, 其中该外部程式记忆体系为一唯读记忆体、快闪 记忆体、EPROM、EEPROM等记忆体其中之一。 8.一种高速微控制器架构,系可运用于RISC架构之微 控制器,其特征在于:内建一高速暂存程式记忆体 及一外部程式记忆体介面,透过该外部程式记忆体 介面将一外部程式记忆体之一控制程式载入该高 速暂存程式记忆体,以作为该高速微控制器架构中 之主程式记忆体。 9.如申请专利范围第8项所述之高速微控制器架构, 其中该高速暂存程式记忆体系为一静态随机存取 记忆体。 10.如申请专利范围第8项所述之高速微控制器架构 ,其中该外部程式记忆体系为一唯读记忆体、快闪 记忆体、EPROM、EEPROM等记忆体其中之一。 11.如申请专利范围第8项所述之高速微控制器架构 ,其中更包含一控制讯号产生器,用以产生控制该 高速微控制器为该外部程式记忆体执行程式模式 、与该高速暂存程式记忆体执行程式模式两者之 一的控制讯号,以控制该高速微控制器之控制程式 读取路径。 12.如申请专利范围第11项所述之高速微控制器架 构,其中该控制讯号产生器之控制讯号产生系可透 过外部硬体设定与程式设定两者之一。 13.一种高速微控制器架构,系可运用于RISC架构之 微控制器,其特征在于:内建一外部程式记忆体介 面,透过该外部程式记忆体介面将一外部程式记忆 体之一控制程式载入一外部之高速暂存程式记忆 体,以作为该高速微控制器架构中之主程式记忆体 。 14.如申请专利范围第3项所述之高速微控制器架构 ,其中该高速暂存程式记忆体系为一静态随机存取 记忆体。 15.如申请专利范围第3项所述之高速微控制器架构 ,其中该外部程式记忆体系为一唯读记忆体、快闪 记忆体、EPROM、EEPROM等记忆体其中之一。 16.如申请专利范围第13项所述之高速微控制器架 构,其中更包含一控制讯号产生器,用以产生控制 该高速微控制器为该外部程式记忆体执行程式模 式、与该高速暂存程式记忆体执行程式模式两者 之一的控制讯号,以控制该高速微控制器之控制程 式读取路径。 17.如申请专利范围第16项所述之高速微控制器架 构,其中该控制讯号产生器之控制讯号产生系可透 过外部硬体设定与程式设定两者之一。 18.一种高速微控制器架构,系可运用于包含一程式 记忆体之RISC架构之微控制器,其特征在于:该架构 系可将该程式记忆体当中之一控制程式载入一外 部之高速暂存程式记忆体,以替代作为该高速微控 制器架构中之主程式记忆体。 19.如申请专利范围第18项所述之高速微控制器架 构,其中该高速暂存程式记忆体系为一静态随机存 取记忆体。 20.如申请专利范围第18项所述之高速微控制器架 构,其中该外部程式记忆体系为一唯读记忆体、快 闪记忆体、EPROM、EEPROM等记忆体其中之一。 21.如申请专利范围第18项所述之高速微控制器架 构,其中更包含一控制讯号产生器,用以产生控制 该高速微控制器为该程式记忆体执行程式模式与 该高速暂存程式记忆体执行程式模式两者之一的 控制讯号,以控制该高速微控制器之控制程式读取 路径。 22.如申请专利范围第21项所述之高速微控制器架 构,其中该控制讯号产生器之控制讯号产生系可透 过外部硬体设定与程式设定两者之一。 23.如申请专利范围第18或21项所述之高速微控制器 架构,其中更包含一外部程式记忆体介面,该控制 讯号产生器更可产生一外部控制程式载入模式之 控制讯号,以透过该外部程式记忆体介面将一外部 程式记忆体中之外部控制程式载入该高速暂存程 式记忆体,并取代该程式记忆体以作为主程式记忆 体。 24.如申请专利范围第23项所述之高速微控制器架 构,其中该外部记忆体系为一唯读记忆体、快闪记 忆体、EPROM、EEPROM等记忆体其中之一。 图式简单说明: 第1图系为本创作之高速微控制器架构之概念示意 图; 第2图系为本创作之高速微控制器架构之第一具体 实施例之功能方块图; 第3图系为本创作之高速微控制器架构之第二具体 实施例之功能方块图; 第4图系为本创作之高速微控制器架构之第三具体 实施例之功能方块图;以及 第5图系为本创作之高速微控制器架构之第四具体 实施例之功能方块图。 |
