| 主权项 |
1.一种将N个并列资料序列转换成串列资料串流之 序列器装置,其使用N个(其中N为一大于2的自然数) 各具有不同相位的时脉讯号,以输出该串列资料串 流,该序列器装置具有N级,该些N级的每一级系为互 相并联,而且该些N级的每一级包括: 一逻辑电路,响应该些N个时脉讯号的其中一第j个 时脉讯号(其中j为一小于或等于N的自然数)的一启 用状态或一停用状态,接收该些N个并列资料的其 中一第i个资料(其中i为一小于或等于N的自然数), 并且输出该第i个资料或一反相过的第i个资料;以 及 一第一反相器,接收从该逻辑电路所输出的该第i 个资料或该反相过的第i个资料,反相该第i个资料 或该反相过的第i个资料,藉以输出一第一输出讯 号。 2.如申请专利范围第1项所述之将N个并列资料序列 转换成串列资料串流之序列器装置,其中该逻辑电 路包括一AND闸,用来接收该第i个资料与该第j个时 脉讯号,并且执行一逻辑AND运算。 3.如申请专利范围第2项所述之将N个并列资料序列 转换成串列资料串流之序列器装置,其中该AND闸包 括: 一NAND闸,用来接收该第i个资料与该第j个时脉讯号 ,并且执行一逻辑NAND运算;以及 一第二反相器,反相该NAND闸的一输出,藉以输出一 第二输出讯号。 4.如申请专利范围第2项所述之将N个并列资料序列 转换成串列资料串流之序列器装置,更加包括电性 连接至每一该些N级的一输出端点的一第二反相器 ,用来反相该第一输出讯号。 5.如申请专利范围第1项所述之将N个并列资料序列 转换成串列资料串流之序列器装置,其中该逻辑电 路包括一NOR闸,用来接收该第i个资料与该第j个时 脉讯号,并且执行一逻辑NOR运算。 6.如申请专利范围第5项所述之将N个并列资料序列 转换成串列资料串流之序列器装置,更加包括: 一第二反相器,反相该第一输出讯号,藉以输出一 第二输出讯号;以及 一第三反相器,反相该第二输出讯号,藉以输出一 第三输出讯号。 7.如申请专利范围第1项所述之将N个并列资料序列 转换成串列资料串流之序列器装置,其中N値为2。 8.如申请专利范围第7项所述之将N个并列资料序列 转换成串列资料串流之序列器装置,其中该第一反 相器包括: 一第一PMOS电晶体,该第一PMOS电晶体的一控制电极 接收一第一级的该逻辑电路的一输出讯号,而且该 第一PMOS电晶体的一第一电流电极接收一第一电源 电压; 一第一NMOS电晶体,该第一NMOS电晶体的一第一电流 电极接收一第二电源电压,该第一NMOS电晶体的一 第二电流电极电性连接至该第一PMOS电晶体的一第 二电流电极而且该第一NMOS电晶体的一控制电极电 性连接至该第一PMOS电晶体的该控制电极; 一第二PMOS电晶体,该第二PMOS电晶体的一控制电极 接收一第二级的该逻辑电路的一输出讯号,而且该 第二PMOS电晶体的一第一电流电极接收该第一电源 电压;以及 一第二NMOS电晶体,该第二NMOS电晶体的一第一电流 电极接收该第二电源电压,该第二NMOS电晶体的一 第二电流电极电性连接至该第二PMOS电晶体的一第 二电流电极,而且该第二NMOS电晶体的一控制电极 电性连接至该第二PMOS电晶体的该控制电极。 9.如申请专利范围第8项所述之将N个并列资料序列 转换成串列资料串流之序列器装置,其中该第一输 出讯号在该第一电源电压的一第一位准与一第二 位准之间充分摆动,而且该第二位准系由该第二 PMOS电晶体的一尺寸与该第一NMOS电晶体的一尺寸 的一比値所决定,藉以避免该些第一输出讯号在该 第一电源电压的该第一位准与该第二电源电压的 一第三位准之间摆动。 10.如申请专利范围第8项所述之将N个并列资料序 列转换成串列资料串流之序列器装置,其中该第二 PMOS电晶体的该尺寸与该第一NMOS电晶体的该尺寸 的该比値大约为1:1。 11.一种将第一资料与第二资料转换成串列资料串 流之序列器装置,其使用各具有不同相位的一第一 时脉讯号与一第二时脉讯号,以输出该串列资料串 流,该序列器装置包括: 一第一逻辑电路,响应该第一时脉讯号的一启用状 态或一停用状态,接收该第一资料,并且输出该第 一资料或一反相过的第一资料; 一第一反相器,反相该第一资料或该反相过的第一 资料,藉以输出一第一输出讯号; 一第二逻辑电路,响应该第二时脉讯号的一启用状 态或一停用状态,接收该第二资料,并且输出该第 二资料或一反相过的第二资料;以及 一第二反相器,反相该第二资料或该反相过的第二 资料,藉以输出一第二输出讯号。 12.如申请专利范围第11项所述之将第一资料与第 二资料转换成串列资料串流之序列器装置,其中该 第一逻辑电路包括一第一AND闸,用来接收该第一资 料与该第一时脉讯号,并且执行一逻辑AND运算,而 且该第二逻辑电路包括一第二AND闸,用来接收该第 二资料与该第二时脉讯号,并且执行该逻辑AND运算 。 13.如申请专利范围第12项所述之将第一资料与第 二资料转换成串列资料串流之序列器装置,其中该 第一AND闸包括一第一NAND闸,用来接收该第一资料 与该第一时脉讯号,并且执行一逻辑NAND运算,以及 一第三反相器,用来反相该第一NAND闸的一输出讯 号,而且该第二AND闸包括一第二NAND闸,用来接收该 第二资料与该第二时脉讯号,并且执行该逻辑NAND 运算,以及一第四反相器,用来反相该第二NAND闸的 一输出讯号。 14.如申请专利范围第12项所述之将第一资料与第 二资料转换成串列资料串流之序列器装置,更加包 括电性连接至该输出端点的一第三反相器,用来反 相该第一输出讯号与该第二输出讯号。 15.如申请专利范围第11项所述之将第一资料与第 二资料转换成串列资料串流之序列器装置,其中该 第一逻辑电路包括一第一NOR闸,用来接收该第一资 料与该第一时脉讯号,并且执行一逻辑NOR运算,而 且该第二逻辑电路包括一第二NOR闸,用来接收该第 二资料与该第二时脉讯号,并且执行该逻辑NOR运算 。 16.如申请专利范围第15项所述之将第一资料与第 二资料转换成串列资料串流之序列器装置,更加包 括: 一第三反相器,用来反相该第一输出讯号与该第二 输出讯号,藉以输出一第三输出讯号;以及 一第四反相器,用来反相该第三输出讯号,藉以输 出一第四输出讯号。 17.如申请专利范围第11项所述之将第一资料与第 二资料转换成串列资料串流之序列器装置,其中该 第一反相器包括: 一第一PMOS电晶体,该第一PMOS电晶体的一控制电极 接收该逻辑电路的一输出讯号,而且该第一PMOS电 晶体的一第一电流电极接收一第一电源电压; 一第一NMOS电晶体,该第一NMOS电晶体的一第一电流 电极接收一第二电源电压,该第一NMOS电晶体的一 第二电流电极电性连接至该第一PMOS电晶体的一第 二电流电极,而且该第一NMOS电晶体的一控制电极 电性连接至该第一PMOS电晶体的该控制电极; 一第二PMOS电晶体,该第二PMOS电晶体的一控制电极 接收该逻辑电路的一输出讯号,而且该第二PMOS电 晶体的一第一电流电极接收该第一电源电压;以及 一第二NMOS电晶体,该第二NMOS电晶体的一第一电流 电极接收该第二电源电压,该第二NMOS电晶体的一 第二电流电极电性连接至该第二PMOS电晶体的一第 二电流电极,而且该第二NMOS电晶体的一控制电极 电性连接至该第二PMOS电晶体的该控制电极。 18.如申请专利范围第17项所述之将第一资料与第 二资料转换成串列资料串流之序列器装置,其中该 第一输出讯号与该第二输出讯号在该第一电源电 压的一第一位准与一第二位准之间充分摆动,而且 该第二位准系由该第二PMOS电晶体的一尺寸与该第 一NMOS电晶体的一尺寸的一比値所决定,藉以避免 该第一输出讯号与该第二输出讯号在该第一电源 电压的该第一位准与该第二电源电压的一第三位 准之间摆动。 19.如申请专利范围第17项所述之将第一资料与第 二资料转换成串列资料串流之序列器装置,其中该 第二PMOS电晶体的该尺寸与该第一NMOS电晶体的该 尺寸的该比値大约为1:1。 20.一种将N个并列资料(其中N为一大于2的自然数) 转换成一串列资料串流之方法,该方法包括下列步 骤: 响应各具有不同相位的该些N个时脉讯号的其中一 第j个时脉讯号(其中j为一小于或等于N的自然数) 的一启用状态或一停用状态,接收该些N个并列资 料的其中一第i个资料(其中i为一小于或等于N的自 然数),并且输出该第i个资料或一反相过的第i个资 料;以及 反相该第i个资料或该反相过的第i个资料,藉以输 出一输出讯号。 21.如申请专利范围第20项所述之方法,其中输出该 第i个资料或一反相过的第i个资料的该步骤更加 包括在该第i个资料与该第j个时脉讯号上,执行一 逻辑AND运算,藉以输出该第i个资料。 22.如申请专利范围第20项所述之方法,其中输出该 第i个资料或一反相过的第i个资料的该步骤更加 包括在该第i个资料与该第j个时脉讯号上,执行一 逻辑NOR运算,藉以输出该第i个资料。 23.一种使用各具有不同相位的一第一时脉讯号与 一第二时脉讯号将一第一资料与一第二资料转换 成一串列资料串流之方法,该方法包括下列步骤: 响应该第一时脉讯号的一启用状态或一停用状态, 接收该第一资料,并且输出该第一资料或一反相过 的第一资料; 反向该第一资料或该反相过的第一资料,藉以输出 一第一输出讯号; 响应该第二时脉讯号的一启用状态或一停用状态, 接收该第二资料,并且输出该第二资料或一反相过 的第二资料;以及 反向该第二资料或该反相过的第二资料,藉以输出 一第二输出讯号。 24.如申请专利范围第23项所述之方法,其中输出该 第一资料或一反相过的第一资料的该步骤更加包 括在该第一资料与该第一时脉讯号上,执行一逻辑 AND运算,藉以输出该第一资料,而且输出该第二资 料或一反相过的第二资料的该步骤更加包括在该 第二资料与该第二时脉讯号上,执行该逻辑AND运算 ,藉以输出该第二资料。 25.如申请专利范围第23项所述之方法,其中输出该 第一资料或一反相过的第一资料的该步骤更加包 括在该第一资料与该第一时脉讯号上,执行一逻辑 NOR运算,藉以输出该第一资料,而且输出该第二资 料或一反相过的第二资料的该步骤更加包括在该 第二资料与该第二时脉讯号上,执行该逻辑NOR运算 ,藉以输出该第二资料。 图式简单说明: 第1图系绘示一个习知的2:1序列器的电路图。 第2图系绘示根据本发明一较佳实施例具有一个2:1 序列器的10:1序列器的方块图。 第3图系绘示根据本发明一较佳实施例如第2图所 示的2:1序列器的方块图。 第4图系绘示根据本发明一较佳实施例的2:1序列器 的等效逻辑电路图。 第5图系绘示根据本发明另一较佳实施例如第4图 所示的2:1序列器的电路图。 第6图系绘示根据本发明一较佳实施例如第5图所 示的2:1序列器的输入资料与串列输出资料串流的 时序图。 第7图系绘示使用根据本发明一较佳实施例如第5 图所示的2:1序列器的一个单一式2:1序列器的电路 图。 第8图系绘示使用根据本发明一较佳实施例如第5 图所示的2:1序列器的一个差动式2:1序列器的电路 图。 第9图系绘示根据本发明另一较佳实施例的2:1序列 器的等效逻辑电路图。 第10图系绘示使用根据本发明一较佳实施例如第9 图所示的2:1序列器的2:1序列器的电路图。 第11图系绘示根据本发明另一较佳实施例的2:1序 列器的等效逻辑电路图。 第12图系绘示根据本发明另一较佳实施例的N:1序 列器的示意图。 第13图系绘示根据本发明另一较佳实施例的N:1序 列器的等效逻辑电路图。 第14图系绘示根据本发明一较佳实施例如第13图所 示的N:1序列器的电路图。 第15图系绘示根据本发明一较佳实施例如第14图所 示的N:1序列器的N个并列输入资料与串列输出资料 串流的时序图。 第16图系绘示根据本发明另一较佳实施例的N:1序 列器的等效逻辑电路图。 第17图系绘示根据本发明另一较佳实施例当成一 比较范例的5:1序列器的电路图。 第18图系绘示根据本发明一较佳实施例如第17图所 示的5:1序列器的输入资料与时脉讯号的时序图。 第19图系绘示根据本发明一较佳实施例如第1图所 示的序列器输出讯号的眼孔图案图。 第20图系绘示根据本发明一较佳实施例如第17图所 示的序列器输出讯号的眼孔图案图。 第21图系绘示根据本发明一较佳实施例如第5图所 示的序列器输出讯号的眼孔图案图。 |
