| 主权项 |
1.一种在积体电路制程中的偏异形状时间预测方 法,其包含: 接收一包含复数元件以及连结点的电路布局; 接收对应该元件以及连结点的尺寸差异; 利用尺寸差异,由至少一个元件以及该连结点中粹 取累进偏异参数,其该偏异参数包含一个或者以上 的参数之差异资讯,其能特性化至少一个以上的该 元件以及连结点;以及利用至少一个以上的该尺寸 差异以及偏异参数,来预测至少一个以上的该元件 以及连结点的累进时间差异。 2.如申请专利范围第1项所述之一种在积体电路制 程中的偏异形状时间预测方法,其中更包含利用至 少一个该尺寸差异、累进偏异参数、以及累进时 间差异,来产生一个电路设计的模型。 3.如申请专利范围第1项所述之一种在积体电路制 程中的偏异形状时间预测方法,其中粹取累进偏异 参数包含将尺寸差异对应到电路布局中。 4.如申请专利范围第1项所述之一种在积体电路制 程中的偏异形状时间预测方法,其中更包含利用至 少一个该尺寸差异、累进偏异参数、以及累进时 间差异,来增强至少一个该元件以及连接点的模型 之资讯。 5.如申请专利范围第1项所述之一种在积体电路制 程中的偏异形状时间预测方法,其中更包含增加至 少一个该尺寸差异、累进偏异参数、以及累进时 间差异到一个或者以上的线路描述中,其中该线路 描述系具有至少一个图像资料表示,以及一文字档 案表示。 6.如申请专利范围第1项所述之一种在积体电路制 程中的偏异形状时间预测方法,其中更包含利用包 含至少一个该尺寸差异、累进偏异参数、以及累 进时间差异的资讯,来更新一个或者以上的电路描 述档案中的相关资讯部分。 7.如申请专利范围第1项所述之一种在积体电路制 程中的偏异形状时间预测方法,其中更包含利用至 少一个该尺寸差异、累进偏异参数、以及累进时 间差异,来重新特性化至少一个该元件以及连结点 。 8.如申请专利范围第1项所述之一种在积体电路制 程中的偏异形状时间预测方法,其中粹取累进偏异 参数更包含:在该尺寸差异以及该偏具参数中,形 成一个或者多个功能性关连;以及利用该功能性关 连直接由该尺寸差异产生偏异参数。 9.如申请专利范围第1项所述之一种在积体电路制 程中的偏异形状时间预测方法,其中该连结点的累 进偏异参数包含线路参数的累进差异,其特性化至 少一个以上的各连结点以及一个或者多个各连结 点的区间。 10.如申请专利范围第1项所述之一种在积体电路制 程中的偏异形状时间预测方法,其中该参数包含至 少一个以上的电容、电阻及电感。 11.如申请专利范围第1项所述之一种在积体电路制 程中的偏异形状时间预测方法,其中更包含利用该 累进时间差异,来决定间隙延迟时间;以及分割该 元件及连结点间的该间隙延迟时间。 12.如申请专利范围第11项所述之一种在积体电路 制程中的偏异形状时间预测方法,其中更包含利用 该分隔的间隙时间延迟,以产生该累进偏异参数对 应到至少一个元件以及连结点。 13.如申请专利范围第11项所述之一种在积体电路 制程中的偏异形状时间预测方法,其中更包含利用 该分隔的间隙时间延迟,以产生该累进偏异参数以 对应至少一个以上的连结点。 14.如申请专利范围第13项所述之一种在积体电路 制程中的偏异形状时间预测方法,其中更包含利用 该产生的累进偏异参数来产生控制该尺寸差异的 规则。 15.一种在积体电路制程中的偏异形状时间预测方 法,其包含: 接收一包含许多元件以及连结点的电路设计; 整合至少一个以上的该元件及连结点的尺寸差异 到该电路设计中; 利用该尺寸误差来粹取至少一个以上的该元件以 及连结点的累进偏异参数,其中该偏异参数包含存 在于一个或者多个能够特性化至少一个元件以及 连结点的电子参数的差异资讯;以及利用该累进偏 异参数资讯以达成时间分析,同时产生累进时间差 异。 16.如申请专利范围第15项所述之一种在积体电路 制程中的偏异形状时间预测方法,其中更包含产生 包含该累进时间差异的时间结果。 17.如申请专利范围第15项所述之一种在积体电路 制程中的偏异形状时间预测方法,其中更包含利用 至少一个该尺寸差异以及累进偏异参数,来产生一 可供电路使用的模型。 18.如申请专利范围第15项所述之一种在积体电路 制程中的偏异形状时间预测方法,其中该累进时间 差异包含电路中的讯号传递延迟。 19.如申请专利范围第15项所述之一种在积体电路 制程中的偏异形状时间预测方法,其中更包含由一 电路的形状验证分析资讯来取得该尺寸差异。 20.如申请专利范围第15项所述之一种在积体电路 制程中的偏异形状时间预测方法,其中整合尺寸差 异包含将该尺寸差异对应到该电路的实体描述中 。 21.如申请专利范围第15项所述之一种在积体电路 制程中的偏异形状时间预测方法,其中该线路描述 系具有至少一个图像资料表示,以及一文字档案表 示。 22.如申请专利范围第15项所述之一种在积体电路 制程中的偏异形状时间预测方法,其中更包含利用 至少一个该尺寸差异、累进偏异参数、以及累进 时间差异,来增强至少一个该元件以及连接点的模 型之资讯。 23.如申请专利范围第22项所述之一种在积体电路 制程中的偏异形状时间预测方法,其中增强元件模 型资讯包含附加一个或者多个该尺寸差异、偏异 参数、以及时间差异到一个或者多个电路描述档 案。 24.如申请专利范围第22项所述之一种在积体电路 制程中的偏异形状时间预测方法,其中增强元件模 型资讯包含利用含有至少一个以上的乾尺寸差异 、偏异参数、以及时间差异的新资讯,以替代原始 电路描述档案中的资讯。 25.如申请专利范围第22项所述之一种在积体电路 制程中的偏异形状时间预测方法,其中增强连结点 模型资讯包含利用至少一个以上的该尺寸差异、 偏异参数、以及时间差异,来重新特性化该连结点 。 26.如申请专利范围第15项所述之一种在积体电路 制程中的偏异形状时间预测方法,其中粹取累进偏 异参数更包含:在尺寸差异以及偏异参数之间形成 一个或者多个功能性关系;以及决定参数间的差异 ,该差异能利用该功能性关系,直接利用尺寸差异 来重新特性化至少一个以上的该元件以及连结点 。 27.如申请专利范围第15项所述之一种在积体电路 制程中的偏异形状时间预测方法,其中粹取累进偏 异参数更包含:确认一个或者多个能够特性化至少 一个以上该元件及连结点的参数;以及利用一个或 者多个内插法以及确认后的参数来形成该元件以 及连结点的偏异参数,其中该确认后的参数能特性 化至少一个以上的该元件以及连结点。 28.如申请专利范围第15项所述之一种在积体电路 制程中的偏异形状时间预测方法,其中该连结点的 累进偏异参数包含线路参数的累进差异,其特性化 至少一个以上的各连结点以及一个或者多个各连 结点的区间。 29.如申请专利范围第15项所述之一种在积体电路 制程中的偏异形状时间预测方法,其中该电子参数 包含至少一个以上的电容、电阻、以及电感。 30.如申请专利范围第15项所述之一种在积体电路 制程中的偏异形状时间预测方法,其中该元件的电 子参数包含至少一个以上的闸极-源极电容、闸极 -汲极电容、源极-基版电容、闸极基版电容、以 及汲极-基版电容。 31.一种整合设计制造以用于产出一积体电路的方 法,其包含: 接收包含复数元件以及连结点的电路设计; 利用该元件的尺寸偏移误差,来达成元件模型的累 进修正; 利用该连结点的尺寸偏移误差,来达成连结点模型 的累进修正; 利用该修正的元件以及连结点模型来产生一积体 电路的模型; 产生该模型的讯号传递延迟资讯;以及利用该讯号 传递延迟资讯来验证该模型的形状。 32.如申请专利范围第31项所述之一整合设计制造 以用于产出一积体电路的方法,更包含: 分割该元件以及连结点之间的间隙延迟时间,其中 该讯号传递延迟资讯包含该件隙延迟时间; 利用该分割之间隙延迟时间产生元件偏移误差; 利用该分割之间隙延迟时间产生连结点偏移误差; 以及利用该产生的元件偏移误差以及连结点偏移 误差,来产生可以控制该元件以及连结点之尺寸偏 移误差的规则。 33.如申请专利范围第31项所述之一整合设计制造 以用于产出一积体电路的方法,其中该元件偏移误 差包含至少一个以上的累进尺寸差异以及电路参 数中的累进差异,其中这些差异可以特性化各元件 。 34.如申请专利范围第31项所述之一整合设计制造 以用于产出一积体电路的方法,其中该连结点偏移 误差包含累进尺寸差异。 35.如申请专利范围第31项所述之一整合设计制造 以用于产出一积体电路的方法,其中该连结点偏移 误差包含线路参数的累进差异,其特性化至少一个 以上的各连结点以及一个或者多个各连结点的区 间。 36.如申请专利范围第35项所述之一整合设计制造 以用于产出一积体电路的方法,其中该连结点偏移 误差包含至少一个以上的电容偏移误差、电阻偏 移误差以及电感偏移误差。 37.一种制造积体电路之系统,其包含透过电子方式 处理的手段以及透过电子方式储存资讯的手段; 接收一包含许多元件与连结点的电路设计的手段; 接收对应于该元件以及连结点的尺寸差异的手段; 利用该尺寸差异,由至少一个以上的该元件以及连 结点中粹取累进偏异参数的手段,其中该偏异参数 包含一个或者以上的参数之差异资讯,其能特性化 至少一个以上的该元件以及连结点;以及利用至少 一个以上的该尺寸差异以及偏异参数,来预测至少 一个以上的该元件以及连结点的累进时间差异的 手段。 38.如申请专利范围第37项所述之一制造积体电路 之系统,其中更包含利用至少一个尺该寸差异、累 进偏异参数、以及累进时间差异,来产生一个电路 设计的模型的手段。 39.如申请专利范围第37项所述之一制造积体电路 之系统,其中更包含将尺寸差异对应到电路布局中 的手段。 40.如申请专利范围第37项所述之一制造积体电路 之系统,其中更包含利用至少一个尺寸差异、累进 偏异参数、以及累进时间差异,来增强至少一个元 件以及连接点的模型之资讯的手段。 41.如申请专利范围第37项所述之一制造积体电路 之系统,其中更包含增加至少一个该尺寸差异、累 进偏异参数、以及累进时间差异到一个或者以上 的线路描述中的手段。 42.如申请专利范围第37项所述之一制造积体电路 之系统,其中更包含利用包含至少一个该尺寸差异 、累进偏异参数、以及累进时间差异的资讯,来更 新一个或者以上的电路描述档案中的相关资讯部 分的手段。 43.如申请专利范围第37项所述之一制造积体电路 之系统,其中更包含利用至少一个乾尺寸差异、累 进偏异参数、以及累进时间差异,来重新特性化至 少一个该元件以及连结点的手段。 44.如申请专利范围第37项所述之一制造积体电路 之系统,其中更包含:利用累进时间差异,来决定间 隙延迟时间的手段;以及分割该元件及连结点间的 该间隙延迟时间的手段。 45.如申请专利范围第44项所述之一制造积体电路 之系统,其中更包含利用该分隔的间隙时间延迟, 以产生该累进偏异参数对应到至少一个元件以及 连结点的手段。 46.如申请专利范围第44项所述之一制造积体电路 之系统,其中更包含利用该分隔的间隙时间延迟, 以产生该累进偏异参数以对应至少一个以上的连 结点的手段。 47.如申请专利范围第46项所述之一制造积体电路 之系统,其中更包含利用产生的累进偏异参数来产 生控制尺寸差异的规则的手段。 48.一种制造积体电路之装置,其包含; 接收一包含许多元件与连结点的电路设计布局的 手段; 接收对应于该元件以及连结点的尺寸差异的手段; 利用尺寸差异,由至少一个该元件以及连结点中粹 取累进偏异参数的手段,其中该偏异参数包含一个 或者以上的参数之差异资讯,其能特性化至少一个 以上的元件以及连结点;以及利用至少一个以上的 该尺寸差异以及偏异参数,来预测至少一个以上的 该元件以及连结点的累进时间差异的手段。 49.如申请专利范围第48项所述之一制造积体电路 之装置,其中该粹取的手段包含:在尺寸差异以及 偏异参数之间形成一个或者多个功能性关系的手 段;以及直接利用尺寸差异以及该功能性关系产生 该偏异参数的手段。 50.如申请专利范围第48项所述之一制造积体电路 之装置,其中更包含利用至少一个尺寸差异、累进 偏异参数、以及累进时间差异,来产生一个电路设 计的模型的手段。 51.如申请专利范围第48项所述之一制造积体电路 之装置,其中更包含将尺寸差异对应到电路布局中 的手段。 52.如申请专利范围第48项所述之一制造积体电路 之装置,其中更包含利用至少一个尺寸差异、累进 偏异参数、以及累进时间差异,来增强至少一个元 件以及连接点的模型之资讯的手段。 53.一种包含可执行指令的机器可读取接面,其当被 一个操作系统执行时,会: 接收包含复数元件以及连结点的线路设计; 接收对应该元件以及连结点的尺寸差异; 利用该尺寸差异,由至少一个该元件以及连结点中 粹取累进偏异参数,其中该偏异参数包含一个或者 以上的参数之差异资讯,其能特性化至少一个以上 的元件以及连结点;以及 预测至少一个以上的该元件以及连结点的累进时 间差异,其利用至少一个以上的该尺寸差异以及偏 异参数。 图式简单说明: 图一A系一整合式设计制程程序(Integrated Design- Manufacturing process,IDMP)的方块图100A,其中包含了一 偏异流程,其包含一偏异形状时间预测程序102,及/ 或偏异时间外形预测程序104,根据一实施例。 图一B系一整合式设计制程程序的方块图100B,其中 包含了一偏异流程,其应用在制造积体电路中,根 据一实施例。 图二系一整合式设计制程程序的另一方块图,其包 含了一偏异流程,其应用在制造积体电路中,根据 另一实施例。 图三系一偏异形状时间预测程序(InTime processes),根 据一实施例。 图四系该偏异形状时间预测程序的方块图,其应用 在产生一偏异讯号以对应连接架构,根据一实施例 。 图五系该偏异时间外形预测程序(InTent processes)之 流程图,根据一实施例。 图六系一整合式设计制程程序的方块图,其包含偏 异形状时间预测程序,及偏异时间外形预测程序, 以应用在积体电路制程中,根据图二,图三,及图五 的实施例。 图七系一增强型整合式设计制程程序之元件模型 的电晶体方块图,根据一实施例。 图八系一整合式设计制程程序之元件模型的闸极/ 接面电容方块图,根据一实施例。 图九例示一经修改后的电晶体元件模型参数,根据 一实施例。 图十A系一整合式设计制程程序之电晶体模型的讯 号延迟对应闸极长度偏移误差之曲线图,根据一实 施例。 图十B系一整合式设计制程程序之电晶体模型的饱 和电流对应闸极长度偏移误差之曲线图,根据一实 施例。 图十一系一整合式设计制程程序之连结点模型的 横切面图,根据一实施例。 图十二系一整合式设计制程程序之连结点模型的 归一化电容偏移误差对应连结微扰d在一d尺寸 的百分比之曲线图,根据一实施例。 图十三系一整合式设计制程程序之连结点模型的 归一化电容偏移误差对应连结微扰t在一t尺寸 的百分比之曲线图,根据一实施例。 图十四系一整合式设计制程程序之连结点模型的 归一化时间延迟对应连结微扰d在一d尺寸的百 分比之曲线图,根据一实施例。 图十五A,图十五B,图十五C系一经过偏异参数粹取 后的连结点结构图,根据一实施例。 图十六系一外推式粹取程序流程图,用以粹取修正 后连结点的修正后参数,根据一实施例。 图十七系一多边形连结点的方块图,根据一实施例 。 图十八系一管控该整合式设计制程程序的电脑系 统示意图,根据一实施例。 |
