半导体记忆装置

摘要

[课题] 提出一种能够抑止晶片面积之增大，并削减因交叉不良之位元(Bit)线与字组(Word)线间之短路，而造成在低电力(power down)时之漏电流之半导体记忆装置。上述半导体记忆装置，包括了连接至将预充电电位给予位元线之电源线(VBLR)与位元线之间，而将控制信号(BLEQT)输入至闸极端子之预充电等化(pre-chargeequalizer)用之NMOS电晶体；在低电力时，藉由将比通常动作时之预充电动作时所施加之电位VPP(例如3.2V)低的电位(0.7~1.4V)，供给至电晶体之闸极端，来削减因交叉不良之位元线与字元线间之短路所造成之漏电流。

主权项

1.一种半导体记忆装置,其特征在于包括: 记忆体胞矩阵,具有向一个方向延伸之复数位元线 、与向和上述复数位元线垂直交叉之方向上延伸 之复数字元线、以及配置在上述位元线和上述字 元线之交叉部位之记忆体胞; 主动元件,被插入在为了将预充电电位供给至位元 线之预充电电源线与所对应之位元线之间,而以控 制端子上所输入之控制信号当基准,来使上述位元 线预充电;以及 控制电路,在低电力时,于上述主动元件之控制端 子上,从在通常动作之预充电时施加至上述控制端 子之电位,来供给可变之既定电位; 在低电力时,限制因上述位元线与上述字元线之短 路所造成之漏电流。 2.如申请专利范围第1项所述的半导体记忆装置,其 中,包括: 产生电路,依据输入至半导体记忆装置之外部端子 之至少1个信号,来产生控制低电力之设定/解除之 信号;以及 切换控制电路,在控制上述低电力之设定/解除之 信号表示为低电力时,对于上述主动元件之控制端 子,来切换控制所供给之和在通常动作之预充电时 ,施加至上述控制端子之电位,不同之上述既定之 电位; 而在通常动作之预充电时,使施加至上述控制端子 之电位,成为上述主动元件完全ON之电位。 3.如申请专利范围第1项所述的半导体记忆装置,其 中,上述主动元件系由第1导电型之电晶体而成,在 低电力时,上述电晶体之控制端子,被设定为比在 通常动作之预充电时被施加至上述控制端子之第1 电位还低的既定电位。 4.如申请专利范围第3项所述的半导体记忆装置,其 中,在低电力时,在上述电晶体之控制端子上所设 定的上述既定之电位,成为第1电位一半以下的电 位。 5.如申请专利范围第4项所述的半导体记忆装置,其 中,在低电力时,在上述电晶体之控制端子上所设 定的上述既定之电位,成为上述预充电电位以上之 电位。 6.如申请专利范围第1项所述的半导体记忆装置,其 中,上述主动元件,由第2导电型之电晶体而成,在低 电力时,上述电晶体之控制端子,被设定为比在通 常动作之预充电时被施加至上述控制端子之第2电 位还高的既定电位。 7.如申请专利范围第6项所述的半导体记忆装置,其 中,在低电力时,在上述电晶体之控制端子上所设 定的上述既定之电位,成为上述预充电电位以下之 电位。 8.如申请专利范围第1项所述的半导体记忆装置,其 中,包括: 位元线对,由第1以及第2位元线而成; 预充电等化电路,具有源极和汲极之一边被各自 连接至在上述位元线对,源极和汲极之另一边被共 通连接,而上述共通连接点被连接至上述预充电电 源线而成之第1导电型之第1与第2之MOS电晶体、与 源极和汲极之一边被各自连接至在上述位元线对 而成第1导电型之第3之MOS电晶体;以及 驱动电路,将输入信号输入至输入端,而输出端被 连接至上述控制信号; 上述驱动电路系在通常动作时,接受第1电位,作为 高位侧之电源电位,而在低电力时,接受比上述第1 电位还低之低电位之上述既定电位,作为高位侧之 电源电位,并在上述输入信号被活化时,将上述控 制信号,设定为上述高位侧之电源电位。 9.如申请专利范围第8项所述的半导体记忆装置,其 中,包括: 第1电源控制电路,具有在低电力时被活化,在上述 低电力以外之时,输出为OFF状态,并将上述既定之 电位输入至非反相输入端,而输出端被反馈连接至 反相输入端之电压跟随型之放大电路;以及 第2电源控制电路,在上述低电力以外之时被活化, 而将上述第1电位输出,并在低电力时,使输出成为 OFF状态; 上述第1与第2电源控制电路之输出端被共通连接, 而该共通连接点,被连接至上述驱动电路之高位侧 电源之给电端子上。 10.如申请专利范围第1项所述的半导体记忆装置, 其中,包括: 位元线对,由第1以及第2位元线而成; 第2导电型之第1以及第2之MOS电晶体,由源极和汲极 之一边被各自连接至在上述位元线对,源极和汲极 之另一边被共通连接,而上述共通连接点被连接至 上述预充电电源线而成; 预充电等化电路,具有源极和汲极之一边被各自 连接至在上述位元线对之第1导电型之第3之MOS电 晶体,上述之第1以及第2之MOS电晶体之闸极被共通 连接至第1控制信号线,上述第3之MOS电晶体之闸极, 被连接至第2控制信号线; 第1驱动电路,将输入信号输入至输入端,而输出端 被连接至上述第1控制信号线;以及 第2驱动电路,将输入信号输入至输入端,而输出端 被连接至上述第2控制信号线; 上述第1驱动电路系接受第1电源电位,作为高位侧 之电源电位,在通常动作时接受第2电源电位,作为 低位侧之电源电位,而在低电力时接受比上述第2 电源电位还高的电位,并在上述输入信号被活化时 ,将上述第1控制信号线,设定为上述低位侧之电源 电位; 上述第2驱动电路系接受上述第1电源和上述第2电 源电位,各自作为高位侧和低位侧之电源电位,并 在上述输入信号被活化时,将上述第2控制信号线, 驱动至上述第1电源电位。 11.如申请专利范围第10项所述的半导体记忆装置, 其中,包括: 第1电源控制电路,具有在低电力时被活化,在上述 低电力以外之时,输出为OFF状态,并将上述既定之 电位输入至非反相输入端,而输出端被反馈连接至 反相输入端之电压跟随型之放大电路;以及 第2电源控制电路,在上述低电力以外之时被活化, 而将上述第2电源电位输出,并在低电力时,使输出 成为OFF状态; 上述第1与第2电源控制电路之输出端被共通连接, 而该共通连接点,被连接至上述驱动电路之低位侧 电源之给电端子上。 12.如申请专利范围第8项所述的半导体记忆装置, 其中,在低电力被解除而回复之时,上述驱动电路 之高位侧之电源电位,从上述既定之电位回复到上 述第1电位之时间,被设定为比在被设定为低电力 时,上述驱动电路之高位侧电源电位,从上述第1电 位转移到上述既定之电压之时间还短之时间。 13.如申请专利范围第10项所述的半导体记忆装置, 其中,低电力被解除而回复之时,上述第1驱动电路 之低位侧之电源电位,从上述既定之电压回复到上 述第2电源电位之时间,被设定为比在被设定为低 电力时,上述第1驱动电路之低位侧电源电位,从上 述第2电源电位转移到上述既定之电位之时间还短 之时间。 14.如申请专利范围第9项所述的半导体记忆装置, 其中,上述第2电源控制电路,被配置在比上述第1电 源控制电路还靠近上述记忆体胞矩阵。 15.如申请专利范围第3项所述的半导体记忆装置, 其中,上述第1电位系成为和被用来驱动被选择之 上述字元线之电位之昇压电压相同的电位。 16.如申请专利范围第1项所述的半导体记忆装置, 其中,在低电力时,上述各字元线不被选择,而被设 定为重置电位。 17.如申请专利范围第6项所述的半导体记忆装置, 其中,上述第2电位系地电位。 18.一种电子装置,包括如申请专利范围第1项所述 的半导体记忆装置,当作记忆体装置。 图式简单说明: 第1图系表示本发明之一个实施例之构造图。 第2图系表示本发明之一个之实施例之变形例之图 。 第3图系表示适用于本发明之一个实施例之半导体 记忆装置之构造图。 第4图系表示第3图之第1VEQ产生器之构造例之图。 第5图系表示第3图之第2VEQ产生器之构造例之图。 第6图系说明本发明之一个实施例之动作之时序图 。 第7图系表示本发明之另一实施例之构造图。 第8图系说明本发明之另一实施例之动作之时序图 。 第9图(A)系说明本发明之第1实施例之预充电电晶 体之动作特性图,图(B)系说明本发明之第2实施例 之预充电电晶体之动作特性图。 第10图系说明比较例之图。 第11图系表示先前之半导体记忆装置之构造图。