| 发明名称 | 用于半导体存储装置的存储单元测试电路及其方法 | ||
| 摘要 | 一种使用于具有多个连接至多个全局输入/输出线的存储体的一半导体存储装置中的存储单元测试电路，包括：多个存储体开关单元，用以基于一测试模式信号及多个控制时钟信号传送从多个存储体所输出的数据至多个全局输入/输出线；逻辑操作单元，用以对输出至多个全局输入/输出线的数据执行一逻辑操作且用以输出逻辑操作的一结果至一测试全局输入/输出线；以及开关单元，其耦合至测试全局输入/输出线及多个全局输入/输出线，用以基于测试模式信号及多个控制时钟信号选择性地传递测试全局输入/输出线的数据及全局输入/输出线的数据。 | ||
| 申请公布号 | CN1760987A | 申请公布日期 | 2006.04.19 |
| 申请号 | CN200410103130.4 | 申请日期 | 2004.12.31 |
| 申请人 | 海力士半导体有限公司 | 发明人 | 李昶赫 |
| 分类号 | G11C7/24(2006.01);G11C29/00(2006.01) | 主分类号 | G11C7/24(2006.01) |
| 代理机构 | 北京集佳知识产权代理有限公司 | 代理人 | 王学强 |
| 主权项 | 1、一种使用于具有多个连接至多个全局输入/输出线的存储体的一半导体存储装置中的存储单元测试电路，包括：多个存储体开关单元，用以基于一测试模式信号及多个控制时钟信号传送自多个存储体所输出的数据至多个全局输入/输出线；逻辑操作单元，用以对输出至多个全局输入/输出线的数据执行一逻辑操作且用以输出逻辑操作的结果至一测试全局输入/输出线；以及耦合至测试全局输入/输出线及多个全局输入/输出线的开关单元，用以基于测试模式信号及多个控制时钟信号选择性地传递测试全局输入/输出线的数据及全局输入/输出线的数据。 | ||
| 地址 | 韩国京畿道 | ||