处理器阵列

摘要

披露了一种处理器阵列，实现大致恒定的等待时间。适于在与最远阵列元件相距的距离上进行通信流水线化，同时故意使与较近阵列元件的通信过流水线化(over－pipelined)，从而使所有端点元件的等待时间为相同数量的时钟周期。该处理器阵列具有多个主总线，各主总线与主总线驱动器相连，并且每个主总线上具有相应的多个主总线节点；与所述主总线节点相连的相应的多个次总线；多个处理器元件，每个处理器元件与一个次总线相连；以及与主总线节点有关的延迟元件，用于将与连接不同次总线的处理器元件的通信延迟不同的量，以便在所述处理器元件的操作之间实现一定程度的同步。

主权项

1.一种处理器阵列，包括：多个主总线，各主总线与一个主总线驱动器相连，并且每个主总线上具有相应的多个主总线节点；与所述主总线节点连接的相应多个次总线；分别与一个次总线连接的多个处理器元件；以及与主总线节点有关的延迟元件，用于将与不同次总线连接的处理器元件的通信延迟不同的量，以便在所述处理器元件的操作之间实现一定程度的同步。