低漏电低时钟信号摆幅条件预充CMOS触发器

摘要

本发明属于CMOS触发器技术领域，其特征在于：第一级锁存器采用由输入数据控制的改进的条件预充控制电路，减小了触发器自身的动态功耗和泄漏电流功耗；第一级锁存器的两个输出节点分别连接到两个独立的并具有相同电路参数的单时钟锁存器上，保证了触发器互补输出端的上升和下降的延时对称；把时钟信号接在控制充电电路的NMOS管上，减少了充电通路的寄生电容，提高了电路的速度；同时，在第一级锁存器中，减去了提供衬底偏置的额外的高电压电源线，简化了结构；本发明具有低漏电、低时钟信号摆幅、触发器输出端的上升和下降对称的优点。

主权项

1.低漏电低时钟信号摆幅条件预充CMOS触发器，其特点在于，该触发器包括第一级锁存器和第二级锁存器，其中：第一级锁存器含有：第一或逻辑电路，包括：NMOS管(MN10)，该管的源极接时钟信号CLK，衬底接地；PMOS管(MP7)，该管的栅极同时和所述(MN10)管的栅极以及输入数据信号Db相连，而所述(MP7)管的源极接电源VDD；PMOS管(MP1)，该管的衬底和源极相连后接电源VDD，该管的栅极同时与所述(MP7)管的漏极以及(MN10)管的漏极相连；第二或逻辑电路，包括：NMOS管(MN11)，该管的源极接时钟信号CLK，衬底接地；PMOS管(MP8)，该管的栅极同时和所述(MN11)管的栅极以及输入数据信号D相连，而所述(MP8)管的源极接电源VDD；PMOS管(MP2)，该管的衬底和源极相连后接电源VDD，该管的栅极同时与所述(MP8)管的漏极以及(MN11)管的漏极相连；驱动电路，包括：PMOS管(MP3)，该管的衬底和源极相连后接电源VDD：NMOS管(MN8)，该管的衬底接地，而源极和所述(MP1)管的漏极、(MP3)管的漏极相连后构成驱动信号输出端X；所述(MN8)管的栅极和(MP3)管的栅极相连后构成另一个与所述X端互补的驱动信号输出端Y；PMOS管(MP4)，该管的衬底和源极相连后接电源VDD；NMOS管(MN9)，该管的衬底接地，而源极和所述(MP2)管的漏极、(MP4)管的漏极相连后接到所述驱动信号的输出端Y，该(MN9)管的栅极和所述(MP4)管的栅极相连后接到所述驱动信号的输出端X；NMOS管(MN2)，该管的衬底接地，而栅极接输入数据信号D，该管的源极和所述(MN8)管的漏极相连；NMOS管(MN3)，该管的衬底接地，而栅极接所述输入数据信号D经过一个反相器(Φ5 )后形成的所述输入数据信号Db，该管的源极和所述(MN9)管的漏极相连；NMOS管(MN0)，该管的衬底接地，栅极接时钟信号CLK，而源、漏极分别与所述(MN2)管的、(MN3)管的源极相连；NMOS管(MN1)，该管的衬底和漏极相连后接地，栅极接时钟信号CLK，而源极同时和所述(MN2)管的、(MN3)管的漏极相连；第二级触发电路，包括两个分别与所述互补的驱动信号输出端X、Y相连的相互独立并具有相同电路参数的单时钟相位锁存器，其中：第一单时钟相位锁存器，包括：PMOS管(MP5)，该管的衬底和源极相连后接电源VDD，而栅极接到所述驱动信号输出端Y；NMOS管(MN4)，该管的衬底接地，栅极接时钟信号CLK；NMOS管(MN6)，该端的衬底和漏极相连后接地，而源极和所述(MN4)管的漏极相连，栅极接所述驱动信号输出端Y；第二单时钟相位锁存器，包括：PMOS管(MP6)，该管的衬底和源极相连后接电源VDD，而栅极接所述驱动信号输出端X；NMOS管(MN5)，该管的衬底接地，栅极接时钟信号CLK；NMOS管(MN7)，该管的衬底和漏极相连后接地，源极和所述(MN5)管的漏极相连，而栅极接所述驱动信号输出端X；两个反相并接的反相器(Φ1)和(Φ2)；输出反相器(Φ3)，该反相器的输入端同时和所述(MP6)管的漏极和(MN5)管的源极，反相器(Φ1)的输出端以及反相器(Φ2)的输入端相连，该反相器(Φ3)输出所述触发器的输出信号Qb；输出反相器(Φ4)，该反相器的输入端同时和所述(MP5)管的漏极和(MN4)管的源极，反相器(Φ1)的输入端以及反相器(Φ2)的输出端相连，该反相器(Φ4)输出所述触发器的另一个输出信号Q。