| 主权项 |
1.一种静电放电保护电路,系作为当一积体电路内 部电路藉由至少一焊垫输入/输出一高频信号时之 静电放电防制,该静电放电保护电路包括: 一第一等效二极体元件,具有正端以及负端,该第 一等效二极体元件负端耦接一参考电压; 一第二等效二极体元件,具有正端以及负端,该第 二等效二极体元件正端接地,该第二等效二极体元 件负端耦接该第一等效二极体元件正端以及该焊 垫于一第一节点;以及 一第三等效二极体元件,具有正端以及负端,该第 三等效二极体元件正端及负端分别接地以及耦接 该参考电压; 其中,该第三等效二极体元件之寄生电容大于该第 一等效二极体元件以及该第二等效二极体元件。 2.如申请专利范围第1项所述之静电放电保护电路, 其中该第一等效二极体元件为一PMOS电晶体,且该 PMOS电晶体汲极为该第一等效二极体元件之正端, 而该PMOS电晶体闸极以及源极耦接于一点以作为该 第一等效二极体元件之负端。 3.如申请专利范围第2项所述之静电放电保护电路, 其中该第二等效二极体元件为一第一NMOS电晶体, 且该第一NMOS电晶体闸极以及源极耦接于一点以作 为该第二等效二极体元件之正端,而该第一NMOS电 晶体汲极为该第二等效二极体元件之负端。 4.如申请专利范围第3项所述之静电放电保护电路, 其中该第三等效二极体元件为一第二NMOS电晶体, 且该第二NMOS电晶体闸极以及源极耦接于一点以作 为该第三等效二极体元件之正端,而该第二NMOS电 晶体汲极为该第三等效二极体元件之负端。 5.如申请专利范围第4项所述之静电放电保护电路, 其中该第一PMOS电晶体之长宽比与该第一NMOS电晶 体之长宽比相等。 6.如申请专利范围第5项所述之静电放电保护电路, 其中该第二NMOS电晶体之长宽比(W/L)大于该第一PMOS 电晶体以及该第一NMOS电晶体之长宽比。 7.如申请专利范围第6项所述之静电放电保护电路, 其中该第二NMOS电晶体具有一PESD结构。 8.如申请专利范围第7项所述之静电放电保护电路, 其中该第二NMOS电晶体包括: 一P井; 一第一N井,位于该P井内,该第一N井由该P井一侧表 面向P井底端延伸; 一第二N井,位于该P井内,该第二N井相对于该第一N 井,该第二N井由该P井另一侧表面向P井底端延伸; 一氧化层,位于该P井表面,该氧化层由该第一N井一 侧表面延伸至相对之该第二N井一侧表面;以及 一P+离子布植区域,位于该P井内,该P+离子布植区域 紧邻于该第二N井之底端; 其中,该第一N井表面、该第二N井表面以及该氧化 层分别为该第二NMOS电晶体之源极端、汲极端以及 闸极端。 9.如申请专利范围第4项所述之静电放电保护电路, 其中该第三等效二极体元件为一第二NMOS电晶体, 且该第二NMOS电晶体闸极浮置,该第二NMOS电晶体源 极以作为该第三等效二极体元件之正端,而该第二 NMOS电晶体汲极为该第三等效二极体元件之负端。 10.如申请专利范围第9项所述之静电放电保护电路 ,其中该第二NMOS电晶体包括: 一P井; 一第一N井,位于该P井内,该第一N井由该P井一侧表 面向P井底端延伸; 一第二N井,位于该P井内,该第二N井相对于该第一N 井,该第二N井由该P井另一侧表面向P井底端延伸; 一隔离结构,位于该P井内且位于该第一N井与该第 二N井之间,该隔离结构由该P井中央表面向P井底端 延伸; 一P+离子布植区域,位于该P井内,该P+离子布植区域 紧邻于该第二N井之底端; 其中,该第一N井表面、该第二N井表面以及该隔离 结构分别为该第二NMOS电晶体之源极端、汲极端以 及闸极端。 图式简单说明: 图一A绘示的是习知高速输入/输出界面之静电放 电保护电路之简单示意图; 图一B绘示的是内部电路接收高频信号时之等效电 路图; 图二A绘示的是习知针对图一A所改良之静电放电 保护电路之简单示意图; 图二B绘示的是其汲极(D)附近掺杂有较高浓度P型 矽离子之NPMOS电晶体之简单侧视图; 图三绘示的是习知又一种静电放电保护电路; 图四A绘示的是本发明较佳实施例之静电放电保护 电路之简单示意图; 图四B绘示的是NPMOS电晶体另一结构之简单侧视图; 图五A绘示的是内部电路接收高频信号时之等效电 路图;以及 图五A至图五D绘示的是静电放电保护电路将影响 内部电路之四种模式静态电压导出之简单路径图 。 |
