| 主权项 |
1.一种晶片载板,适于承载一晶片,该晶片载板包括 : 一叠合层,具有一上表面以及一下表面,且该叠合 层还具有至少一打线接合垫(bonding finger pad)位于 该上表面,并适于藉由一导线(bonding wire)而电性连 接至该晶片;以及 一抗氧化层,覆盖于该打线接合垫之表面,且该抗 氧化层系为一非电解电镀金属镀膜(non-electrolytic metal coating),其厚度小于等于0.5微米。 2.如申请专利范围第1项所述之晶片载板,其中该叠 合层包括至少一介电层,且该打线接合垫配置于该 介电层上。 3.如申请专利范围第1项所述之晶片载板,更包括一 焊罩层,其覆盖于该叠合层之该上表面,且该焊罩 层具有至少一开口,其暴露出该打线接合垫之接点 位置。 4.如申请专利范围第1项所述之晶片载板,更包括至 少一下接点,配置于该叠合层之该下表面。 5.如申请专利范围第4项所述之晶片载板,更包括一 焊罩层,其覆盖于该叠合层之该下表面,且该焊罩 层具有至少一开口,其暴露出该下接点之接点位置 。 6.如申请专利范围第1项所述之晶片载板,其中该抗 氧化层系以化学浸镀法(flash)、物理气相沈积法、 无电极电镀法(electroless-plating)或浸渍法(immersion) 所形成。 7.如申请专利范围第1项所述之晶片载板,其中该导 线之材质系选自铝、铜、镍、钛、钨、铂、银以 及钯其中之一。 8.如申请专利范围第1项所述之晶片载板,其中该打 线接合垫系为铜垫或铝垫。 9.如申请专利范围第1项所述之晶片载板,其中该抗 氧化层之材质系选自镍、金、铂、银、钴、锌、 锡、铋以及钯其中之一。 10.如申请专利范围第1项所述之晶片载板,其中该 晶片载板无电镀线(non-plating line)设计。 11.一种晶片封装结构,包括: 一晶片; 一晶片载板,用以承载该晶片,并与该晶片电性连 接,该晶片载板包括: 一叠合层,具有一上表面以及一下表面,且该叠合 层还具有至少一打线接合垫(bonding finger pad)位于 该上表面; 一抗氧化层,覆盖于该打线接合垫的表面,且该抗 氧化层系为一非电解电镀金属镀膜(non-electrolytic metal coating);以及 至少一导线(bonding wire),连接于该晶片与该打线接 合垫之间,且该导线之一端直接接触该打线接合垫 。 12.如申请专利范围第11项所述之晶片封装结构,更 包括一封胶,其包覆于该晶片与该导线之周围表面 。 13.如申请专利范围第11项所述之晶片封装结构,其 中该叠合层包括至少一介电层,且该打线接合垫配 置于该介电层上。 14.如申请专利范围第11项所述之晶片封装结构,更 包括一焊罩层,其覆盖于该叠合层之该上表面,且 该焊罩层具有至少一开口,其暴露出该打线接合垫 之接点位置。 15.如申请专利范围第11项所述之晶片封装结构,更 包括至少一下接点,配置于该叠合层之该下表面。 16.如申请专利范围第15项所述之晶片封装结构,更 包括一焊罩层,其覆盖于该叠合层之该下表面,且 该焊罩层具有至少一开口,其暴露出该下接点之接 点位置。 17.如申请专利范围第11项所述之晶片封装结构,其 中该抗氧化层系以化学浸镀法(flash)、物理气相沈 积法、无电极电镀法(electroless-plating)或浸渍法( immersion)所形成。 18.如申请专利范围第11项所述之晶片封装结构,其 中该抗氧化层之厚度小于等于0.5微米。 19.如申请专利范围第11项所述之晶片封装结构,其 中该导线之材质系选自铝、铜、镍、钛、钨、铂 、银以及钯其中之一。 20.如申请专利范围第11项所述之晶片封装结构,其 中该打线接合垫系为铜垫或铝垫。 21.如申请专利范围第11项所述之晶片封装结构,其 中该抗氧化层之材质系选自镍、金、铂、银、钴 、锌、锡、铋以及钯其中之一。 22.如申请专利范围第11项所述之晶片封装结构,其 中该晶片载板无电镀线(non-plating line)设计。 23.如申请专利范围第15项所述之晶片封装结构,更 包括一焊球,配置于该下接点之表面上。 图式简单说明: 图1绘示习知一种打线接合型态之晶片封装结构的 局部剖面示意图。 图2绘示本发明一较佳实施例之一种晶片载板的局 部剖面示意图。 图3绘示本发明一较佳实施例之一种晶片封装结构 的局部剖面示意图。 |
