| 主权项 |
1.一种制作半导体元件之方法,其包含有: 形成一超晶格,其包含有复数个堆叠的层群组;与 形成可导致电荷载体于平行于堆叠的层群组的方 向上传输通过该超晶格的区域; 该超晶格的每一个层群组各包含有界定了一个基 底半导体部份的复数个的堆叠基底半导体单层,以 及其上之一能带修改层; 该能带修改层包含有限定于相邻基底半导体部份 的一晶体晶格内的至少一个非半导体单层,以使该 超晶格在平行方向上具有比无此构造存在时为高 的电荷载体动性。 2.如申请专利范围1项之方法,其中该超晶格之中具 有一共同能带构造。 3.如申请专利范围1项之方法,其中具较高动性之电 荷载体包含电子及电洞两者其中之一。 4.如申请专利范围1项之方法,其中每一个的该些基 底半导体部份各包含有矽。 5.如申请专利范围1项之方法,其中每一能带修改层 各包含有氧。 6.如申请专利范围1项之方法,其中每一能带修改层 各系为单一单层的厚度。 7.如申请专利范围1项之方法,其中每一基底半导体 部份各皆小于八个单层的厚度。 8.如申请专利范围1项之方法,其中每一基底半导体 部份各皆为二至六个单层的厚度。 9.如申请专利范围1项之方法,其中该超晶格更具有 一实质直接能带间隙。 10.如申请专利范围1项之方法,其中该超晶格在最 顶端的层群组之上更包含有一基底半导体盖层。 11.如申请专利范围1项之方法,其中所有的该些基 底半导体部份全皆为相同数目单层之厚度。 12.如申请专利范围1项之方法,其中该些基底半导 体部份之中的至少某些系为不同数目单层之厚度 。 13.如申请专利范围1项之方法,其中所有的该些基 底半导体部份全皆为不同数目单层之厚度。 14.如申请专利范围1项之方法,其中每一个非半导 体单层在下一层沉积期间具有热稳定性。 15.如申请专利范围1项之方法,其中每一个基底半 导体部份各包含有由IV族半导体,III-V族半导体,及 II-VI族半导体所构成之群组中选定的一基底半导 体。 16.如申请专利范围1项之方法,其中每一个能带修 改层各包含有由氧,氮,氟及碳-氧所构成之群组中 选定的一非半导体。 17.如申请专利范围1项之方法,其中形成超晶格之 步骤包含有在一底材上形成超晶格。 18.如申请专利范围1项之方法,其中比无该结构时 为较高的电荷载体动性,系为在平行方向之中电荷 载体的较低导电性等效质量所导致之结果。 19.如申请专利范围18项之方法,其中较低之导电性 等效质量系比无该结构时的导电性等效质量之三 分之二为低。 20.如申请专利范围1项之方法,更包含有将至少一 种导电性掺杂物掺杂于超晶格内。 21.如申请专利范围1项之方法,其中超晶格为半导 体元件界定了一个通道,且其中形成该些区域的步 骤更包含有: 形成与超晶格通道相邻接的源极与汲极区;与 形成叠覆于超晶格通道上的一闸极。 22.一种制作半导体元件之方法,其包含有: 形成一超晶格,包含有复数个堆叠的层群组;与 形成可导致电荷载体于平行于堆叠的层群组的方 向上传输通过该超晶格的区域; 该超晶格的每一个层群组各包含有界定了一个矽 部份的复数个的堆叠矽原子层,以及其上之一能带 修改层; 该能带修改层包含有限定于相邻矽部份的一晶体 晶格内的至少一个氧原子层,以使该超晶格在平行 方向上具有比无此构造存在时为高的电荷载体动 性。 23.如申请专利范围22项之方法,其中该超晶格之中 具有一共同能带构造。 24.如申请专利范围22项之方法,其中具较高动性之 电荷载体包含电子及电洞两者其中之一。 25.如申请专利范围22项之方法,其中每一能带修改 层各系为单一原子层的厚度。 26.如申请专利范围22项之方法,其中每一矽部份各 皆小于八个原子层的厚度。 27.如申请专利范围22项之方法,其中每一矽部份各 皆为二至六个原子层的厚度。 28.如申请专利范围22项之方法,其中该超晶格更具 有一实质直接能带间隙。 29.如申请专利范围22项之方法,其中该超晶格在最 顶端的层群组之上更包含有一矽盖层。 30.如申请专利范围22项之方法,其中所有的该些矽 部份全皆为相同数目原子层之厚度。 31.如申请专利范围22项之方法,其中该些矽部份之 中的至少某些系为不同数目原子层之厚度。 32.如申请专利范围22项之方法,其中所有的该些矽 部份全皆为不同数目原子层之厚度。 33.如申请专利范围22项之方法,其中形成超晶格之 步骤包含有在一底材上形成超晶格。 34.如申请专利范围22项之方法,其中比无该结构时 为较高的电荷载体动性,系为在平行方向之中电荷 载体的较低导电性等效质量所导致之结果。 35.如申请专利范围22项之方法,更包含有将至少一 种导电性掺杂物掺杂于超晶格内。 36.如申请专利范围22项之方法,其中超晶格为半导 体元件界定了一个通道,且其中形成该些区域的步 骤更包含有: 形成与超晶格通道相邻接的源极与汲极区;与 形成叠覆于超晶格通道上的一闸极。 37.一种制作半导体元件之方法,其包含有: 形成一超晶格,包含有复数个堆叠的层群组;与 形成可导致电荷载体于平行于堆叠的层群组的方 向上传输通过该超晶格的邻接于该超晶格的区域; 该超晶格的每一个层群组各包含有界定了一个基 底半导体部份的少于八个的堆叠基底半导体单层, 以及其上之一能带修改层; 该能带修改层包含有限定于相邻基底半导体部份 的一晶体晶格内的一单一非半导体单层,以使该超 晶格在平行方向上具有比无此构造存在时为高的 电荷载体动性。 38.如申请专利范围37项之方法,其中该超晶格之中 具有一共同能带构造。 39.如申请专利范围37项之方法,其中具较高动性之 电荷载体包含电子及电洞两者其中之一。 40.如申请专利范围37项之方法,其中该超晶格更具 有一实质直接能带间隙。 41.如申请专利范围37项之方法,其中该超晶格在最 顶端的层群组之上更包含有一基底半导体盖层。 42.如申请专利范围37项之方法,其中所有的该些基 底半导体部份全皆为相同数目单层之厚度。 43.如申请专利范围37项之方法,其中该些基底半导 体部份之中的至少某些系为不同数目单层之厚度 。 44.如申请专利范围37项之方法,其中所有的该些基 底半导体部份全皆为不同数目单层之厚度。 45.如申请专利范围37项之方法,其中形成超晶格之 步骤包含有在一底材上形成超晶格。 46.如申请专利范围37项之方法,其中比无该结构时 为较高的电荷载体动性,系为在平行方向之中电荷 载体的较低导电性等效质量所导致之结果。 47.如申请专利范围37项之方法,更包含有将至少一 种导电性掺杂物掺杂于超晶格内。 48.如申请专利范围37项之方法,其中超晶格为半导 体元件界定了一个通道,且其中形成该些区域的步 骤更包含有: 形成与超晶格通道相邻接的源极与汲极区;与 形成叠覆于超晶格通道上的一闸极。 49.一种制作半导体元件之方法,其包含有: 形成一超晶格,包含有复数个堆叠的层群组;与 形成可导致电荷载体于平行于堆叠的层群组的方 向上传输通过该超晶格的区域; 该超晶格的每一个的层群组各包含有界定了一个 矽部份的少于八个的堆叠矽原子层,以及其上之一 能带修改层; 该能带修改层包含有限定于相邻矽部份的一晶体 晶格内的一单一氧原子层。 50.如申请专利范围49项之方法,其中该超晶格在最 顶端的层群组之上更包含有一基底半导体盖层。 51.如申请专利范围49项之方法,其中所有的该些基 底半导体部份全皆为相同数目原子层之厚度。 52.如申请专利范围49项之方法,其中该些基底半导 体部份之中的至少某些系为不同数目原子层之厚 度。 53.如申请专利范围49项之方法,其中所有的该些基 底半导体部份全皆为不同数目单层之厚度。 54.如申请专利范围49项之方法,其中形成超晶格之 步骤包含有在一底材上形成超晶格。 55.如申请专利范围49项之方法,更包含有将至少一 种导电性掺杂物掺杂于超晶格内。 56.如申请专利范围49项之方法,其中超晶格为半导 体元件界定了一个通道,且其中形成该些区域的步 骤更包含有: 形成与超晶格通道相邻接的源极与汲极区;与 形成叠覆于超晶格通道上的一闸极。 57.一种制作半导体元件之方法,其包含有: 形成一超晶格,包含有复数个堆叠的层群组;与 形成可导致电荷载体于平行于堆叠的层群组的方 向上传输通过该超晶格的区域; 该超晶格的每一个的层群组各包含有界定了一个 基底半导体部份的复数个的堆叠基底半导体单层, 以及其上之一能带修改层; 该能带修改层包含有限定于相邻基底半导体部份 的一晶体晶格内的至少一个非半导体单层,以使该 超晶格在平行方向上具有比无此构造存在时为低 的电荷载体之导电性等效质量。 58.如申请专利范围57项之方法,其中该超晶格之中 具有一共同能带构造。 59.如申请专利范围57项之方法,其中具较低导电性 等效质量之电荷载体包含电子及电洞两者其中之 一。 60.如申请专利范围57项之方法,其中每一基底半导 体部份各包含有矽。 61.如申请专利范围57项之方法,其中每一能带修改 层各包含有氧。 62.如申请专利范围57之方法,其中每一能带修改层 各系为单一单层的厚度。 63.如申请专利范围57项之方法,其中每一基底半导 体部份各皆小于八个单层的厚度。 64.如申请专利范围57项之方法,其中每一基底半导 体部份各皆为二至六个单层的厚度。 65.如申请专利范围57项之方法,其中该超晶格更具 有一实质直接能带间隙。 66.如申请专利范围57项之方法,其中该超晶格在最 顶端的层群组之上更包含有一基底半导体盖层。 67.如申请专利范围57项之方法,其中所有的该些基 底半导体部份全皆为相同数目单层之厚度。 68.如申请专利范围57项之方法,其中该些基底半导 体部份之中的至少某些系为不同数目单层之厚度 。 69.如申请专利范围57项之方法,其中所有的该些基 底半导体部份全皆为不同数目单层之厚度。 70.如申请专利范围57项之方法,其中每一个非半导 体单层在下一层沉积期间具有热稳定性。 71.如申请专利范围57项之方法,其中每一个基底半 导体部份各包含有由IV族半导体,III-V族半导体,及 II-VI族半导体所构成之群组中选定的一基底半导 体。 72.如申请专利范围57项之方法,其中每一个能带修 改层各包含有由氧,氮,氟及碳-氧所构成之群组中 选定的一非半导体。 73.如申请专利范围57项之方法,其中形成超晶格之 步骤包含有在一底材上形成超晶格。 74.如申请专利范围57项之方法,其中较低之导电性 等效质量系比无该结构时的导电性等效质量之三 分之二为低。 75.如申请专利范围57项之方法,更包含有将至少一 种导电性掺杂物掺杂于超晶格内。 76.如申请专利范围57项之方法,其中超晶格为半导 体元件界定了一个通道,且其中形成该些区域的步 骤更包含有: 形成与超晶格通道相邻接的源极与汲极区;与形成 叠覆于超晶格通道上的一闸极。 图式简单说明: 图1之示意图显示依据本发明一半导体元件之横截 面图。 图2之示意图为图1之超晶格之大比例放大横截面 图。 图3之立体图显示图1中超晶格之一部份之原子结 构。 图4之示意图为图1之超晶格另一实施例之大比例 放大横截面图。 图5A为习知技艺中之整体区块矽以及图1-3中所显 示之4/1 Si/O超晶格,两者由迦码点(G)之处计算得之 能带构造之曲线图。 图5B为习知技艺中之整体区块矽以及图1-3中所显 示之4/1 Si/O超晶格,两者由Z点之处计算得之能带构 造之曲线图。 图5C为习知技艺中之整体区块矽以及图4中所显示 之5/1/3/1 Si/O超晶格,两者由迦码及Z点之处计算得 之能带构造之曲线图。 图6A-6H显示依据本发之另一半导体元件一部份之 制作期间之横截面示意图。 |
