| 摘要 |
本发明提出一种时脉产生器，可以相容于DDR1以及DDR2应用。即使是在主晶片时脉一直在运作时，YCLK讯号也只在积体电路记忆体上发生一致动读出或写入时才会启动。在时脉产生器内的一个电路区块(YCLK启动产生器)用以侦测何时致动一读出或写入，并在内部时脉的下一个下降边缘初始化YCLK讯号。两个独立的机制用以决定何时终止YCLK。一个机制是计时器路径，另一个是由DDR1以及DDR2控制讯号所决定的路径。计时器路径是完全地以时间为基础，并且对DDR1和DDR2部分或操作模式是一样的。另一个讯号路径不同于DDR1以及DDR2操作模式。DDR1控制讯号在内部时脉的下一个上升边缘关闭YCLK，而DDR2控制讯号在内部时脉的下一个下降边缘关闭YCLK。 |
