| 主权项 |
1.一种无外接脚半导体封装构造之制造流程,其包 含: 提供一无外接脚式导线架,该无外接脚式导线架系 具有一矩阵封装区(packaging matrix),该矩阵封装区系 具有复数个封装单元以及复数个连接条,每一封装 单元内包含有复数个导脚,其系连接于该些连接条 ,一电镀层系形成于该些导脚之上表面与该些连接 条之上表面; 设置复数个晶片于该些封装单元上; 打线连接该些晶片与该无外接脚式导线架之导脚; 形成一封胶于该无外接脚式导线架之矩阵封装区, 该封胶系覆盖该些晶片以及在该些导脚与该些连 接条之上表面之电镀层; 移除该些连接条之部分,以形成复数个在该些封装 单元之间之沟槽; 进行第一次切割(first sawing),其系沿该些沟槽切断 该电镀层; 在第一次切割之后藉由探触该些导脚之下表面,以 电性测试该些被封胶之晶片;及 在电性测试之后进行第二次切割(second sawing),其系 沿该些沟槽切割该封胶,以形成复数个无外接脚半 导体封装构造之封装体。 2.如申请专利范围第1项所述之制造流程,其中移除 该些连接条之方法系为湿式蚀刻。 3.如申请专利范围第1项所述之制造流程,其中在移 除该些连接条之前,另包含:贴附一光敏性胶带( photo-sensitive tape)于该无外接脚式导线架之下表面, 并图案化曝光该光敏性胶带,以显露出该些连接条 ,以供蚀刻移除。 4.如申请专利范围第1项所述之制造流程,其中该无 外接脚式导线架系具有复数个缺口(indentation),其 系形成在该些导脚与该些连接条之间。 5.如申请专利范围第4项所述之制造流程,其中该封 胶系填充于该些缺口。 6.如申请专利范围第1项所述之制造流程,其另包含 :在形成该封胶之前,贴附一胶带于该无外接脚式 导线架之下表面。 7.如申请专利范围第6项所述之制造流程,其中在形 成该封胶之后,该胶带系被移除。 8.如申请专利范围第1项所述之制造流程,其中该电 镀层系包含有银(Ag)。 9.如申请专利范围第1项所述之制造流程,其中该无 外接脚式导线架系为一种适用于四方扁平无接脚 封装(Quad Flat Non-leaded package, QFN)之导线架。 10.如申请专利范围第1项所述之制造流程,其中该 些导脚之下表面系呈共平面。 11.如申请专利范围第1项所述之制造流程,其中该 无外接脚式导线架另包含有复数个晶片承座(die pad),其系形成于该些封装单元内。 12.如申请专利范围第1项所述之制造流程,其中在 第二次切割之后,每一封装体系具有一侧面,其系 垂直于该些导脚之下表面。 13.一种在导线架矩阵封装区测试复数个无外接脚 半导体封装构造之制造流程,其包含: 提供一无外接脚式导线架,该无外接脚式导线架系 具有一矩阵封装区(packaging matrix),该矩阵封装区系 定义有复数个封装单元以及复数个切割道,其中, 一电镀层系形成于该无外接脚式导线架之该些封 装单元以及该些切割道上; 设置复数个晶片于该无外接脚式导线架之该些封 装单元上; 电性连接该些晶片与该电镀层; 形成一封胶于该矩阵封装区,该封胶系覆盖于该些 晶片、该些封装单元与该电镀层; 蚀刻该无外接脚式导线架; 进行第一次切割(first sawing),其系沿该些切割道切 断该电镀层; 藉由探触该电镀层方式电性测试该些被封胶之晶 片;及 在电性测试之后进行第二次切割(second sawing),其系 沿该些切割道切割该封胶,以形成复数个无外接脚 半导体封装构造之封装体。 14.如申请专利范围第13项所述之制造流程,其中该 无外接脚式导线架系被蚀刻移除,以显露该电镀层 。 15.如申请专利范围第13项所述之制造流程,其中该 无外接脚式导线架系具有复数个在其下表面之缺 口(indentation),其系对应于该些切割道。 16.如申请专利范围第15项所述之制造流程,其中该 封胶系填充于该些缺口。 17.如申请专利范围第13项所述之制造流程,其中一 胶带系贴附于该无外接脚式导线架之下表面。 18.如申请专利范围第17项所述之制造流程,其中在 形成该封胶之后,该胶带系被移除。 19.如申请专利范围第13项所述之制造流程,其中该 电镀层在蚀刻该无外接脚式导线架之步骤中系不 被蚀刻。 20.如申请专利范围第13项所述之制造流程,其中该 无外接脚式导线架系为一种适用于四方扁平无接 脚封装(Quad Flat Non-leaded package, QFN)之导线架。 21.如申请专利范围第13项所述之制造流程,其中在 第二次切割之后,每一封装体系具有一侧壁,其垂 直于该封装体之底面。 22.如申请专利范围第13项所述之制造流程,其中在 蚀刻该无外接脚式导线架之后,另包含:形成复数 个外连接端,其系导接于该电镀层。 23.一种在导线架矩阵封装区测试复数个无外接脚 半导体封装构造之制造流程,其包含: 提供一无外接脚式导线架,该无外接脚式导线架系 具有一矩阵封装区(packaging matrix),该矩阵封装区系 具有复数个封装单元以及复数个连接条,每一封装 单元内包含有复数个导脚,其系连接于该些连接条 ,一电镀层系形成于该些导脚之上表面与该些连接 条之上表面; 接合复数个晶片于该些封装单元上并电性连接该 些晶片与该电镀层; 形成一封胶于该无外接脚式导线架之矩阵封装区, 该封胶系覆盖该些晶片以及在该些导脚与该些连 接条之上表面之电镀层; 蚀除该些连接条,以形成复数个沟槽,该些沟槽系 显露该些电镀层之部份; 进行第一次切割(first sawing),以移除在该些沟槽内 之该显露电镀层; 在第一次切割之后,电性测试该些被封胶之晶片; 及 在电性测试之后进行第二次切割(second sawing),其系 沿该些沟槽切割该封胶,以形成复数个无外接脚半 导体封装构造之封装体。 24.如申请专利范围第23项所述之制造流程,其中该 些晶片系覆晶接合至在该些导脚上表面之电镀层 。 25.如申请专利范围第23项所述之制造流程,其中该 电镀层系为镍/钯/金。 26.如申请专利范围第23项所述之制造流程,其中该 些导脚之下表面系呈共平面。 图式简单说明: 第1图:习知由一具矩阵封装区之无外接脚式导线 架制作之无外接脚半导体封装构造之截面图; 第2图:该习知无外接脚半导体封装构造之制造流 程图; 第3图:依据本发明之第一具体实施例,一种包含在 导线架矩阵封装区测试之无外接脚半导体封装构 造之制造流程图; 第4A至4J图:依据本发明之第一具体实施例,一无外 接脚式导线架在制造流程中之截面示意图; 第5图:依据本发明之第一具体实施例,该无外接脚 式导线架之上表面示意图; 第6图:依据本发明之第一具体实施例,该无外接脚 式导线架之上表面如第5图6区块所示之局部放大 示意图; 第7A至7J图:依据本发明之第二具体实施例,一无外 接脚式导线架在制造流程中之截面示意图;及 第8图:依据本发明之第三具体实施例,一无外接脚 式导线架在一制造流程之第一切割步骤中之截面 示意图。 |
