| 主权项 |
1.一种展频时脉产生器,包括: 暂存器电路,用以储存对应于一预定延迟之控制码 ;及 延迟电路,用以接收具有预定数目个位元之控制码 并将一固定时脉信号延迟一段时间,该延迟时间由 该控制码决定。 2.如申请专利范围第1项之时脉产生器,进一步包括 一控制电路,该控制电路接收固定时脉信号以产生 该暂存器电路之定址信号。 3.如申请专利范围第2项之时脉产生器,其中该暂存 器电路包括非挥发记忆体。 4.如申请专利范围第2项之时脉产生器,其中该控制 电路包括一接收固定时脉信号之分频器,及一接收 该分频器之输出时脉信号的位址产生器。 5.如申请专利范围第4项之时脉产生器,其中该位址 产生器包括一计数器或一移位暂存器。 6.如申请专利范围第1项之时脉产生器,其中该延迟 电路包括一将固定时脉信号反相之反相器与一系 列的延迟元件。 7.如申请专利范围第6项之时脉产生器,其中该延迟 电路进一步包括电气连接至该反相器之输出的金 氧半导体电容器,其中每一电容器接收控制码中的 一个位元。 8.如申请专利范围第7项之时脉产生器,其中该电容 器包括由PMOS电容器和NMOS电容器构成之群组中的 一种电容器。 9.如申请专利范围第7项之时脉产生器,其中该等电 容器包括一NMOS电容器当做第一负载,与一PMOS电容 器当做第二负载。 10.如申请专利范围第6项之时脉产生器,其中之延 迟元件包括一存取电晶体与一电气连接至控制码 各位元之电容器。 11.如申请专利范围第7项之时脉产生器,其中各位 元之各电容器有相同之电容値。 12.如申请专利范围第7项之时脉产生器,其中各位 元之各电容器的电容値彼此不同。 13.如申请专利范围第1项之时脉产生器,其中该控 制码进一步包括一二进位加权値。 14.如申请专利范围第1项之时脉产生器,其中该控 制码进一步包括一等加权値。 15.如申请专利范围第1项之时脉产生器,其中该控 制码进一步包括一延迟时间单位之重复次数表示 法。 16.如申请专利范围第15项之时脉产生器,其中延迟 时间单位随时脉信号之输入频率而变。 17.一种展频时脉产生器,包括: 暂存器电路,用以储存控制码,每个控制码对应于 一预定延迟; 位址产生器,该位址产生器接收一固定时脉信号以 依序定址该暂存器电路;及 延迟电路,用以接收控制码并将该固定时脉信号延 迟一段延迟时间,该延迟时间对应于该控制码。 18.如申请专利范围第17项之展频时脉产生器,其中 该暂存器电路包括从一群组中选择出来的一者,该 群组包括: 保险丝阵列、唯读记忆体、电子可消除可编程唯 读记忆体、及可电子编程唯读记忆体。 19.如申请专利范围第17项之展频时脉产生器,其中 该位址产生器包括计数器或移位暂存器。 20.一种展频时脉产生器,包括: 暂存器电路,用以储存控制码,每个控制码对应于 一预定延迟; 位址产生器,用以依序定址该暂存器电路;及 延迟电路,用以接收控制码并将一固定时脉信号延 迟一段延迟时间,该延迟时间对应于该控制码; 分频器,该分频器接收该固定时脉信号并将一第一 时脉信号施加给该位址产生器。 21.如申请专利范围第20项之展频时脉产生器,其中 该第一时脉信号之频率低于该固定时脉信号之频 率。 22.如申请专利范围第20项之展频时脉产生器,其中 该控制码包括对应于不同延迟时段之二进位加权 値。 23.如申请专利范围第20项之展频时脉产生器,其中 该控制码进一步包括对应于不同延迟时段之等加 权値。 24.一种产生一展频时脉之方法,该方法包括: 定址一暂存器电路存取控制码; 以该控制码控制一延迟电路,以使每个控制码对应 于一不同程度的延迟;及 将可变的延迟时间施加给一固定时脉信号,从而产 生一频率随时间而改变的展频时脉信号。 25.如申请专利范围第24项之方法,其中该定址一暂 存器电路的步骤进一步包括: 对一固定时脉信号施加一分频以产生一频率较该 固定时脉信号之频率为低的时脉信号;及 提供该较低频率的时脉给一位址产生器;及 产生位址,该位址被用来以序列方式定址该暂存器 电路。 26.如申请专利范围第24项之方法,其中该控制一延 迟电路的步骤进一步包括: 在延迟电路处接收一控制码;及 活化延迟电路内对应于控制码中非零位元的元件 。 27.如申请专利范围第24项之方法,其中以控制码控 制延迟电路以使每个控制码对应于一不同程度的 延迟,其中不同程度的延迟是一延迟程度单位的倍 数。 28.一种产生一展频时脉之记忆体系统,包括: 记忆体控制器; 记忆体模组,包括: 展频时脉产生器,包括: 控制电路,该控制电路接收一固定时脉信号并输出 一位址信号; 可编程延迟电路,该可编程延迟电路接收该固定时 脉信号并输出一第一时脉信号,该第一时脉信号有 对应于一控制码的可变延迟时段;及 暂存器电路,该暂存器电路接收该位址信号以储存 可编程延迟电路之码并输出控制码;及 复数个记忆体装置。 29.一种产生一展频时脉之记忆体系统,包括: 接收一展频时脉信号之记忆体控制器; 时脉产生器,包括: 时脉源,该时脉源输出一具有恒定时脉周期之第一 时脉信号; 锁相环路,该锁相环路接收该第一时脉信号并输出 一第二时脉信号,该第二时脉信号之频率高于该第 一时脉信号之频率; 展频时脉产生器,该展频时脉产生器接收该第二时 脉信号并输出展频时脉信号,且包括: 控制电路,该控制电路接收该第二时脉信号并输出 一位址信号; 可编程延迟电路,该可编程延迟电路接收该第二时 脉信号并输出该展频时脉信号,该展频时脉信号有 对应于一控制码之可变时脉周期;及 暂存器电路,该暂存器电路接收该位址信号以储存 该可编程延迟电路的码并输出该控制码;及 记忆体模组,该记忆体模组接收该展频时脉信号且 包括复数个记忆体装置。 图式简单说明: 图1显示记忆体系统的一种以前技术实施例。 图2显示展频时脉产生器的一种以前技术实施例。 图3显示与时脉产生器关联之能量脉冲的信号图。 图4显示根据本发明之记忆体系统的一种实施例。 图5显示使用根据本发明之展频时脉产生器的记忆 体系统之一种实施例。 图6显示使用根据本发明之展频时脉产生器的记忆 体系统之一种替代实施例。 图7显示根据本发明之展频时脉产生器的一种实施 例。 图8a-8b显示根据本发明之延迟电路的替代实施例 。 图9显示根据本发明之展频时脉产生器的控制电路 之一种实施例。 图10显示根据本发明之位址产生器的一种实施例 。 图11显示根据本发明之展频时脉产生器的计时图 。 |
