| 主权项 |
1.一种半导体装置之测试结构,包含: 一基材; 复数个沟渠式电容形成于该基材内,每一该沟渠式 电容包含一第一电极及一第二电极,且该复数个沟 渠式电容分组成一第一组及一第二组; 一第一导体层形成于该基材上,且该第一导体层与 该第一组之沟渠式电容之第一电极电连结;以及 一第二导体层系与该第一导体层分离地形成于该 基材上,且该第二导体层系与该第二组之沟渠式电 容之第一电极电连结; 其中藉由施以一偏压至该第一导体层及该第二导 体层,以判断该第一组之沟渠式电容及该第二组之 沟渠式电容是否短路。 2.如申请专利范围第1项所述之半导体装置之测试 结构,更包含一植入区于该基材内,该植入区系与 该复数个沟渠式电容之其一的该第二电极电连结 。 3.如申请专利范围第2项所述之半导体装置之测试 结构,其中藉由施以一偏压至该植入区及该第一导 体层及该第二导体层,以量测该复数个沟渠式电容 之电容値。 4.如申请专利范围第1项所述之半导体装置之测试 结构,其中该基材包含一矽基材。 5.如申请专利范围第1项所述之半导体装置之测试 结构,更包含一第一测试垫及一第二测试垫系分别 与该第一导体层及该第二导体层电连结。 6.一种半导体装置之测试结构,包含: 一基材; 复数个沟渠式电容形成于该基材内,每一该沟渠式 电容包含一第一电极及一第二电极,且该复数个沟 渠式电容分组成一第一组及一第二组; 一第一导体层形成于该基材上,且该第一导体层与 该第一组之沟渠式电容之第一电极电连结; 一第二导体层系与该第一导体层分离地形成于该 基材上,且该第二导体层系与该第二组之沟渠式电 容之第一电极电连结;以及 一植入区于该基材内,该植入区系与该复数个沟渠 式电容之其一的该第二电极电连结; 其中藉由施以一偏压至该第一导体层及该第二导 体层,以判断该第一组之沟渠式电容及该第二组之 沟渠式电容是否短路,且 藉由施以一偏压至该植入区及该第一导体层及该 第二导体层,以量测该复数个沟渠式电容之电容値 。 7.如申请专利范围第6项所述之半导体装置之测试 结构,其中该基材包含一矽基材。 8.如申请专利范围第6项所述之半导体装置之测试 结构,更包含一第一测试垫及一第二测试垫系分别 与该第一导体层及该第二导体层电连结。 9.一种形成半导体装置之测试结构的方法,包含: 提供一基材; 形成复数个沟渠式电容于该基材内,每一该沟渠式 电容包含一第一电极及一第二电极,且该复数个沟 渠式电容分组成一第一组及一第二组; 形成一导体层于该基材上,该导体层与该复数个沟 渠式电容之第一电极电连结; 图案化该导体层以形成分离的一第一导体层及一 第二导体层,且该第一导体层及该第二导体层分别 与该第一组之沟渠式电容之第一电极及该第二组 之沟渠式电容之第一电极电连结;以及 植入一掺杂质于该基材内,以形成一植入区,该植 入区系与该复数个沟渠式电容之其一的该第二电 极电连结。 10.如申请专利范围第9项所述之方法,其中藉由施 以一偏压至该第一导体层及该第二导体层,以判断 该第一组之沟渠式电容及该第二组之沟渠式电容 是否短路。 11.如申请专利范围第9项所述之方法,其中藉由施 以一偏压至该植入区及该第一导体层及该第二导 体层,以量测该复数个沟渠式电容之电容値。 12.如申请专利范围第9项所述之方法,其中该图案 化该导体层之步骤包含: 形成一图案化光阻于该导体层上,该图案化光阻定 义该第一导体层及该第二导体层;以及 以该图案化光阻为罩幕,去除该导体层之一部份; 以及 去除图案化光阻。 13.如申请专利范围第9项所述之方法,其中于图案 化该导体层时,更包含形成一第一测试垫及一第二 测试垫以分别与该第一导体层及该第二导体层电 连结。 图式简单说明: 图1系本发明之测试结构之上视示意图;以及 图2A-2C系本发明方法各阶段之剖面图。 |
