| 发明名称 | 难发生软错误的半导体存储电路 | ||
| 摘要 | SRAM存储单元(1)包含串联连接在第1存储节点(N1)与接地电位(GND)线之间的2个N沟道MOS晶体管(13、13’)和串联连接在第2存储节点(N2)与接地电位(GND)线之间的2个N沟道MOS晶体管(14、14’)。由于只要是1个α粒子不通过2个N沟道MOS晶体管(13、13’或14、14’)，存储数据就不反转，所以软错误很难发生。 | ||
| 申请公布号 | CN1248235C | 申请公布日期 | 2006.03.29 |
| 申请号 | CN02147053.7 | 申请日期 | 2002.10.25 |
| 申请人 | 三菱电机株式会社 | 发明人 | 新居浩二 |
| 分类号 | G11C11/34(2006.01);H01L27/10(2006.01) | 主分类号 | G11C11/34(2006.01) |
| 代理机构 | 中国专利代理(香港)有限公司 | 代理人 | 刘宗杰;王忠忠 |
| 主权项 | 1.一种半导体存储电路，被配置在字线与第1、第2位线的交叉部上，其特征在于，其包含连接在第1与第2存储节点之间的2个反相器，各反相器的输入节点与另一反相器的输出节点连接；上述反相器包括：串联连接在第1电源电位线与上述输出节点之间的，其输入电极皆与上述输入节点连接的多个第1导电形式的第1晶体管；串联连接在第2电源电位线与上述输出节点之间的，其输入电极与上述输入节点连接的第2导电形式的第2晶体管；连接在上述第1位线和上述第1存储节点之间，相应于上述字线为选择电平而导通的第3晶体管；及连接在上述第2位线和上述第2存储节点之间，相应于上述字线为选择电平而导通的第4晶体管。 | ||
| 地址 | 日本东京都 | ||