| 主权项 |
1.一种积体电路之制造方法,该积体电路之制造方 法至少包括: 形成一第一结构于一基材之一第一区域上,其中该 第一结构包括一第一隔离层形成于该基材之上,以 及一多晶矽图案形成于该第一隔离层之上; 形成一第二隔离层于该基材之一第二区域上,该第 二隔离层具有一开口形成于其上; 形成一第一厚氧化矽于该多晶矽图案之上,以及同 时形成一第二厚氧化矽于该第二隔离层中之该缺 口内;以及 形成一第一导电图案于至少一部份之该第一厚氧 化矽之上,以及同时形成一第二导电图案于一部分 之该第二隔离层之上,其中该第二导电图案之至少 一端位于一部分之该第二厚氧化矽之上。 2.如申请专利范围第1项所述之积体电路之制造方 法,更包括下述步骤: 形成一第一源极与一第一汲极于该第一区域上,以 及形成一第二源极与一第二汲极于该第二区域上; 沿着该第一导电图案、该多晶矽图案以及该第一 厚氧化矽的侧边形成一第一间隙壁;以及 沿着第二导电图案之侧边形成一第二间隙壁。 3.如申请专利范围第2项所述之积体电路之制造方 法,更包括下述步骤: 形成一飘移区于该基材之该第二区域; 形成一轻掺杂汲极区邻接于该第二区域上之该第 二汲极;以及 形成一源极下沉区邻接于该第二区域之该第二源 极。 4.如申请专利范围第1项所述之积体电路之制造方 法,其中「形成一第一厚氧化矽于该多晶矽图案, 以及同时形成一第二厚氧化矽于该第二隔离层中 之该缺口内」之该步骤包括: 形成一第一罩幕层于该第一区域上之该多晶矽图 案之上; 形成一第二罩幕层于该第二区域上之第二隔离层 之上; 形成一第一开口于该第一罩幕层之内,以暴露出该 多晶矽图案; 形成一第二开口于该第二罩幕层与该第二隔离层 之内,以暴露出该基材; 将暴露于外之该多晶矽图案与暴露于外之该基材 暴露于一氧气源中; 移除该第一罩幕层;以及 移除该第二罩幕层。 5.如申请专利范围第4项所述之积体电路之制造方 法,其中该第一罩幕层与该第二罩幕层系为同时形 成之相同的氮化矽层。 6.如申请专利范围第1项所述之积体电路之制造方 法,其中该第一隔离层与该第二隔离层系为同时形 成之相同材质层。 7.如申请专利范围第6项所述之积体电路之制造方 法,其中该第一隔离层与该第二隔离层系由热氧化 所形成。 8.如申请专利范围第1项所述之积体电路之制造方 法,其中该第一隔离层具有一大约从60到110之 一厚度。 9.如申请专利范围第1项所述之积体电路之制造方 法,其中该基材包括矽。 10.如申请专利范围第1项所述之积体电路之制造方 法,其中该第一导电图案系为一快闪控制闸,该第 一导电图案形成且完全覆盖该第一厚氧化矽。 11.如申请专利范围第1项所述之积体电路之制造方 法,其中一部分之该第一导电图案并未覆盖该第一 厚氧化矽。 12.如申请专利范围第1项所述之积体电路之制造方 法,其中该第一厚氧化矽与该第二厚氧化矽系由矽 的区域氧化法所形成。 13.如申请专利范围第1项所述之积体电路之制造方 法,更包括下述步骤: 于该第二区域形成一复合结构,其中该复合结构包 括该第二隔离层位于该基材之上,以及该第二导电 图案位于该第二隔离层之上,而且其中该复合结构 并未形成于该第二厚氧化矽之上。 14.如申请专利范围第13项所述之积体电路之制造 方法,更包括图案化该第二导电图案以形成一电阻 之步骤。 15.如申请专利范围第14项所述之积体电路之制造 方法,更包括下述步骤: 沿着第二导电图案与第二隔离层侧壁形成一第三 间隙壁;以及 形成一第三源极以及一第三汲极邻接于该第三间 隙壁。 16.如申请专利范围第15项所述之积体电路之制造 方法,更包括连接该第三源极与该第三汲极以形成 一电容器之步骤。 17.一种积体电路之制造方法,该积体电路之制造方 法至少包括: 形成一第一隔离层于一矽基材上之一第一位置与 一第二位置之上; 形成一多晶矽于该第一位置之该第一隔离层之上; 形成一罩幕层于该第一位置与该第二位置上; 形成一第一开口于该第一位置之罩幕层之内以暴 露出该多晶矽,并且形成一第二开口于该第二位置 之该罩幕层与该第一隔离层之内以暴露出该矽基 材; 形成一厚氧化矽于该第一开口中暴露出来之该多 晶矽上,以及该第二开口中暴露出来的该矽基材上 ; 选择性移除未被位于该第一位置之该厚氧化矽所 覆盖之该多晶矽以及该第一隔离层; 形成一第二隔离层于该第一位置之上; 形成一导电层于该第一位置与该第二位置之上;以 及 移除位于该第一位置上之一部分该导电层与一部 分该第二隔离层,使得位于第一位置上之该导电层 与该第二隔离层余留部分,至少覆盖于一部份之该 厚氧化矽之上,同时移除置于该第二位置之一部分 该导电层与一部分该第一隔离层,使得余留下来之 该导电层部分至少有一端覆盖于一部份之该厚氧 化矽之上,并延伸到部分的该第一隔离层之上。 18.如申请专利范围第17项所述之积体电路之制造 方法,更包括下述步骤: 形成一源极与一汲极于该矽基材之该第一位置; 沿着该第一位置上之该导电层所余留下来之侧边 形成一间隙壁;以及 沿着位于第一位置上之该导电层与该厚氧化矽所 余留下来之侧边形成一间隙壁。 19.如申请专利范围第17项所述之积体电路之制造 方法,其中该第一开口与第二开口系同时形成。 20.如申请专利范围第17项所述之积体电路之制造 方法,其中在「移除一部份该导电层与该第二隔离 层」的步骤之后,余该导电层与该第二隔离层留下 来之部份,与经过选择性蚀刻步骤后所余留之该多 晶矽毗邻,该选择性蚀刻系移除位于该第一位置上 ,未被该厚氧化矽所覆盖之该多晶矽以及该第一隔 离层。 21.如申请专利范围第17项所述之积体电路之制造 方法,其中在「移除一部份该导电层与该第二隔离 层」的步骤之后,一部份余留下来之该导电层延伸 超过经过该选择性蚀刻步骤之后所余留下来之该 多晶矽,该选择性蚀刻系移除位于该第一位置,未 被之该厚氧化矽所覆盖之该多晶矽以及该第一隔 离层。 22.如申请专利范围第17项所述之积体电路之制造 方法,其中该第一隔离层具有一大约从60大110 之一厚度。 23.如申请专利范围第17项所述之积体电路之制造 方法,其中该厚氧化矽系由矽的区域氧化法所形成 。 24.一种积体电路结构,该积体电路结构至少包括: 一快闪记忆单元形成于一基材之一第一区域之内, 该快闪记忆单元包括 一浮置闸极氧化矽形成于该基材之上; 一多晶矽浮置闸极位于该浮置闸极氧化矽之上; 一第一厚氧化矽图案形成于该多晶矽浮置闸极之 上;以及 一控制闸极由一导电材质所组成,形成于该第一厚 氧化矽图案之上;以及 一电晶体形成于该基材之一第二区域,该电晶体包 括 一闸氧化矽形成于该基材之上; 一第二厚氧化矽图案形成于该基材之上邻接该闸 氧化矽,其中该第一厚氧化矽图案与该第二厚氧化 矽图案系同时形成; 一电晶体闸极形成于该闸氧化矽与该第二厚氧化 矽图案之上,其中该电晶体闸极与该控制闸极系同 时形成;以及 一源极区与汲极区分别形成于该多晶矽浮置闸极 之两侧。 25.如申请专利范围第24项所述之积体电路结构,其 中该第一厚氧化矽图案与该第二厚氧化矽图案系 由矽的区域氧化法所形成。 26.如申请专利范围第24项所述之积体电路结构,其 中该控制闸极并未延伸超过该浮置闸极。 27.如申请专利范围第24项所述之积体电路结构,其 中一部份之该控制闸极延伸超过该浮置闸极。 28.如申请专利范围第24项所述之积体电路结构,其 中该快闪记忆单元系选自于一群由堆叠闸极快闪 记忆单元以及分散闸极快闪记忆单元所组成之组 合。 29.如申请专利范围第24项所述之积体电路结构,其 中该电晶体包括一高电压横向扩散金属氧化物半 导体元件。 30.如申请专利范围第29项所述之积体电路结构,其 中该高电压横向扩散金属氧化物半导体元件具有 高于15V之一崩溃电压。 31.如申请专利范围第24项所述之积体电路结构,其 中该闸氧化矽具有60到110之一厚度。 图式简单说明: 第1图系绘示传统之堆叠闸极快闪记忆单元的剖视 图; 第2图系绘示传统之分散闸极快闪记忆单元的剖视 图; 第3图系绘示传统之高电压横向扩散金属氧化物半 导体的剖视图; 第4A图至第11B图系绘示形成快闪记忆单元以及高 电压横向扩散金属氧化物半导体之中间步骤的剖 视图; 第12图系绘示传统快闪记忆体之X-译码器的电路示 意图;以及。 第13图系绘示使用于本发明较佳实施例之快闪记 忆体之X-译码器的电路示意图。 |
