| 主权项 |
1.一种开放式平行架构之即时信号处理系统,包括: 一主机介面单元,用以透过一计算机网路连结该即 时信号处理系统和一主机电脑,其中该主机介面单 元系依据该主机电脑而产生一控制信号; 一介面控制处理器,耦接该主机介面单元,系依据 该控制信号来控制一周边设备; 一类比信号控制处理器,耦接该介面控制处理器, 系依据该介面控制处理器输出的指令来控制一类 比信号处理系统; 一数位信号排程处理器,耦接该介面控制处理器, 系依据该介面控制处理器输出的指令提供一排程 控制信号;以及 一数位信号处理单元,用以接收数位回波资料,并 依据该排程控制信号来处理该数位回波资料。 2.如申请专利范围第1项所述之开放式平行架构之 即时信号处理系统,更包括一自测控制处理器,系 执行该主机介面单元所传送之一自测指令,并产生 一自测结果回传至该主机介面单元。 3.如申请专利范围第1项所述之开放式平行架构之 即时信号处理系统,其中该数位信号处理单元包括 : 一资料注入模组,用以接收该数位回波资料,并将 该数位回波资料从一差动型态转换为一TTL型态; 一即时资料暂存器,耦接该资料注入模组,用以储 存该数位回波资料;以及 多数个向量信号处理器,耦接该即时资料暂存器, 用以处理该数位回波资料。 4.如申请专利范围第3项所述之开放式平行架构之 即时信号处理系统,其中该即时资料暂存器包括一 快闪记忆体。 5.如申请专利范围第3项所述之开放式平行架构之 即时信号处理系统,其中用以处理该数位回波资料 的功能,系以软体的模式实现在该些向量信号处理 器上。 6.如申请专利范围第1项所述之开放式平行架构之 即时信号处理系统,其中该计算机网路包括一乙太 网路(Ethernet)。 7.一种开放式平行架构之即时信号处理电路,包括: 一本地滙流排; 一主机介面模组,耦接该本地滙流排,该主机介面 模组系依据系统同步信号产生控制信号至该本地 滙流排; 一输入输出缓冲模组,耦接该本地滙流排,系依据 该控制信号而产生控制周边之指令; 一类比信号控制处理模组,用以依据该输入输出缓 冲模组输出的指令而产生一类比控制指令; 一数位信号排程处理模组,耦接该本地滙流排,用 以依据该输入输出缓冲模组输出的指令而产生排 程控制信号至该本地滙流排;以及 一数位信号处理单元,用以接收一数位回波资料, 并透过该本地滙流排读取该排程控制信号来处理 该数位回波资料。 8.如申请专利范围第7项所述之开放式平行架构之 即时信号处理电路,更包括一自测模组,用以透过 该本地滙流排执行该主机介面模组送出之一自测 指令,并产生一自测结果至该本地滙流排。 9.如申请专利范围第8项所述之开放式平行架构之 即时信号处理电路,其中该主机介面模组系透过该 本地滙流排读取该自测结果而产生一同步讯息。 10.如申请专利范围第7项所述之开放式平行架构之 即时信号处理电路,其中该数位信号处理单元包括 : 一资料注入模组,耦接该本地滙流排,用以接收该 数位回波资料,并将该数位回波资料之一差动型态 转换为一TTL型态; 一输入资料缓冲模组,耦接该本地滙流排,系依据 该数位信号处理单元而对该数位回波资料进行一 前处理;以及 多数个向量信号处理模组,耦接该本地滙流排,用 以处理该输入资料缓冲模组所传送之该数位回波 资料。 11.如申请专利范围第10项所述之开放式平行架构 之即时信号处理电路,其中该资料注入模组更包括 一快闪记忆体,用以储存该数位回波资料。 12.如申请专利范围第7项所述之开放式平行架构之 即时信号处理电路,更包括一即时时序控制模组, 用以提供一时序控制信号来控制一类比信号处理 器以产生该数位回波资料。 13.如申请专利范围第7项所述之开放式平行架构之 即时信号处理电路,更包括多数个介面模组,俱都 耦接该本地滙流排,用以作为该即时信号处理电路 与外界并且模组与模组之间的输入输出介面。 14.如申请专利范围第7项所述之开放式平行架构之 即时信号处理电路,其中该本地滙流排包括一欧规 通用模组(VME)滙流排和一紧密周边构件连结(CPCI) 滙流排二者其中之一。 15.一种开放式平行架构之即时信号处理方法,适用 于具有一主机电脑之一平行即时信号处理系统,该 即时信号处理方法包括下列步骤: 产生一系统同步信号; 依据该系统同步信号执行一输入输出缓冲主程式, 用以将该主机电脑所产生之系统控制指令传送至 一类比信号处理和一数位信号处理; 依据该系统同步信号执行该类比信号处理主程式 和该数位信号处理主程式;以及 执行一向量信号处理主程式,用以对一数位回波资 料进行信号处理,并将产生一回报结果至该主机电 脑。 16.如申请专利范围第15项所述之开放式平行架构 之即时信号处理方法,其中在启动该输入输出缓冲 主程式的同时,更包括使该平行即时信号处理系统 进行一自测动作,并产生一自测结果回报给该主机 电脑。 17.如申请专利范围第15项所述之开放式平行架构 之即时信号处理方法,其中执行该输入输出缓冲主 程式的步骤,包括下列步骤: 依据一预设系统控制指令设定一即时时序控制和 该平行即时信号处理系统之周边设备; 启动一输入输出缓冲中断副程式; 判断是否有该类比信号处理和该数位信号处理二 者其中之一所产生之同步信号; 启动该即时时序控制; 判断是否有该即时时序控制所产生之中断信号;以 及 当有该即时时序控制所产生之中断信号时,启动该 输入输出缓冲中断副程式。 18.如申请专利范围第17项所述之开放式平行架构 之即时信号处理方法,其中执行该输入输出缓冲中 断副程式的步骤,包括下列步骤: 读取该主机电脑所产生之系统控制指令; 依据该主机电脑所产生之系统控制指令,设定该即 时时序控制和该平行即时信号处理系统之周边设 备;以及 传送该主机电脑所产生之系统控制指令至该类比 信号处理和该数位信号处理。 19.如申请专利范围第15项所述之开放式平行架构 之即时信号处理方法,其中执行该类比信号处理主 程式的步骤,包括下列步骤: 依据一预设系统控制指令设定类比信号处理之控 制参数; 启动一类比信号处理中断副程式; 产生一同步信号; 判断是否有该即时时序控制所产生之中断信号;以 及 当有该即时时序控制所产生之中断信号时,启动该 类比信号处理中断副程式。 20.如申请专利范围第19项所述之开放式平行架构 之即时信号处理方法,其中执行该类比信号处理中 断副程式的步骤,包括下列步骤: 读取该主机电脑所产生之系统控制指令;以及 依据该主机电脑所产生之系统控制指令设定该类 比信号处理之控制参数。 21.如申请专利范围第15项所述之开放式平行架构 之即时信号处理方法,其中执行该数位信号处理主 程式的步骤,包括下列步骤: 依据一预设系统控制指令设定该数位回波资料的 前处理; 启动一数位信号处理中断副程式和一向量信号处 理中断副程式; 产生该数位信号处理之同步信号; 判对是否有该即时时序控制所产生之中断信号和 该向量信号处理产生之中断信号二者其中之一; 当有该即时时序控制所产生之中断信号,则启动该 数位信号处理中断副程式;以及 当有该向量信号处理所产生之中断信号,则启动该 向量信号处理中断副程式。 22.如申请专利范围第21项所述之开放式平行架构 之即时信号处理方法,其中执行该数位信号处理中 断副程式的步骤,包括下列步骤: 读取该主机电脑所产生之系统控制信号; 依据该主机电脑所产生之系统控制信号,设定并启 动该向量信号处理;以及 设定该数位回波资料之前处理。 23.如申请专利范围第21项所述之开放式平行架构 之即时信号处理方法,其中执行该向量信号处理中 断副程式的步骤,包括读取并纪录该向量信号处理 所发出的中断资讯。 24.如申请专利范围第15项所述之开放式平行架构 之即时信号处理方法,其中该向量信号处理主程式 系依据该数位信号主程式来启动,其步骤包括启动 n个向量信号处理,而n为正整数数,其中执行第1个 向量信号处理的步骤,包括下列步骤: 读取该数位信号处理所发出的指令; 进行初始化; 读取该数位回波资料并产生一许可讯号; 进行第1个向量信号处理中,多数个平行信号处理 函数运算; 整合第1个向量信号处理中,该些平行信号处理所 产生的结果; 整合其他向量信号处理中,该些平行信号处理所产 生的结果;以及 产生一回报结果给该主机电脑。 25.如申请专利范围第24项所述之开放式平行架构 之即时信号处理方法,其中定义m系大于1而小于n的 正整数,而执行第m个向量信号处理的步骤,包括下 列步骤: 读取该启动指令; 进行初始化; 等待前一个向量信号处理所产生之该许可信号; 当前一个向量信号处理发出该许可信号,则读取该 数位回波资料并送出该许可讯号至下一个向量信 号处理; 进行第m个向量信号处理中,该些平行信号处理函 数运算; 整合第m个向量信号处理中,该些平行信号处理所 产生之结果;以及 输出第m个向量信号处理中,该些平行信号处理整 合后所产生之结果至第1个向量信号处理以进行整 合。 图式简单说明: 图1A绘示依照本发明之一较佳实施例的一种开放 式平行架构之即时信号处理系统的架构方块图。 图1B系绘示依照本发明另一实施例的一种开放式 平行架构之即时信号处理系统的架构方块图。 图2系绘示依照图1B之一种详细的即时信号处理电 路内部功能方块图。 图3系绘示依照本发明之一较佳实施例的一种开放 式平行架构之即时信号处理方法流程图。 图4系绘示依照本发明之一较佳实施例的一种输入 输出缓冲主程式流程图。 图5系绘示依照本发明之一较佳实施例的一种类比 信号处理主程式流程图。 图6系绘示依照本发明之一较佳实施例的一种数位 信号处理主程式流程图。 图7系绘示依照本发明之一较佳实施例的一种向量 信号处理主程式流程图。 |
