| 主权项 |
1.一种微电脑,其特征为: 包含CPU和具有第一区域、第二区域及第三区域且 可进行抹除及写入的非挥发性记忆体, 且本微电脑系具有以下模式之指示机构所成者: 第一模式,在上述CPU处理第一区域之程式的同时无 法对第一区域进行抹除及写入; 第二模式,在上述CPU处理第二区域之程式的同时无 法对第一区域及第二区域进行抹除及写入;以及 第三模式,在上述CPU处理第三区域之程式的同时无 法对第一区域及第二区域进行抹除及写入。 2.如申请专利范围第1项之微电脑,其中上述指示机 构,系用以指示上述第一模式、第二模式及第三模 式之信号的输入电路。 3.一种微电脑,其特征为: 包含CPU具有可进行抹除及写入之第一区域、第二 区域及第三区域的非挥发性记忆体、和选择性地 指定第一模式、第二模式或第三模式的指示机构, 上述CPU系依第一模式之指定而处理第一区域之程 式,依第二模式之指定而处理第二区域之程式,依 第三模式之指定而处理第三区域之程式, 上述非挥发性记忆体,系可依第一模式之指定而对 上述第二区域及第三区域进行抹除及写入且无法 对第一区域进行抹除及写入,可依第二模式之指定 而对上述第三区域进行抹除及写入且无法对第一 区及第二区域进行抹除及写入,可依第三模式之指 定而对上述第三区域进行抹除及写入且无法对第 一区及第二区域进行抹除及写入。 4.如申请专利范围第1或3项之微电脑,其中上述第 一区域系保有用以确立微电脑之外部与介面的第 一通信控制程式。 5.如申请专利范围第1或3项之微电脑,其中上述第 一区域系保有用以确立微电脑之外部与介面的第 一通信控制程式,上述第二区域系保有用以确立微 电脑之外部与介面的第二通信控制程式。 6.如申请专利范围第4项之微电脑,其中上述第一区 域,系保有上述非挥发性记忆体用的抹除及写入控 制程式。 7.如申请专利范围第5项之微电脑,其中上述第一区 域,系保有上述非挥发性记忆体用的抹除及写入控 制程式。 8.如申请专利范围第6项之微电脑,其中上述第一区 域,系保有上述抹除及写入控制程式之传输控制程 式。 9.如申请专利范围第7项之微电脑,其中上述第一区 域,系保有上述抹除及写入控制程式之传输控制程 式。 10.如申请专利范围第8项之微电脑,其系具有利用 上述CPU之传输控制程式的处理而传输上述抹除及 写入控制程式的RAM所成者。 11.如申请专利范围第9项之微电脑,其系具有利用 上述CPU之传输控制程式的处理而传输上述抹除及 写入控制程式的RAM所成者。 12.如申请专利范围第3项之微电脑,其中上述非挥 发性记忆体,系与上述指示机构之模式指定不同, 另外将外部端子所提供的写入动作之指示,当作可 进行抹除及写入动作用的必要条件。 13.如申请专利范围第3项之微电脑,其中上述第一 区域、第二区域及第三区域之各个区域中的开端 位址,系在CPU之位址空间上为同一位址,而排他性 地指定将上述CPU所用的开端位址当作第二区域或 当作第三区域的第一暂存器机构,系配置在CPU之位 址空间上而成者。 14.如申请专利范围第13项之微电脑,其系具有配置 于上述CPU之位址空间上的RAM所成者。 15.如申请专利范围第14项之微电脑,其中,具有以CPU 在RAM上处理程式的作业为条件,并允许上述第一暂 存器机构之设定变更的滙流排控制机构。 16.如申请专利范围第14项之微电脑,其中,具有第二 暂存器机构用以设定提供允许抹除及写入控制程 式储存至RAM之动作的资讯,而上述非挥发性记忆体 ,系将该第二暂存器机构之允许资讯被重设的作业 ,当作可进行抹除及写入动作用的必要条件。 17.如申请专利范围第3项之微电脑,其中,具有配置 于上述CPU之位址空间上的RAM而上述第一区域系具 有抹除及写入控制程式, 上述CPU系响应第一模式而将上述抹除及写入控制 程式传输至上述RAM中加以控制,并从传输处之RAM取 出抹除及写入控制程式来执行。 18.如申请专利范围第17项之微电脑,其中,在上述第 二模式中,CPU系响应第三暂存器机构之第一设定値 ,迁移至处理上述第一区域之程式的状态,并将上 述抹除及写入控制程式传输至RAM中加以控制,并返 回至处理第二区域之程式的状态。 19.如申请专利范围第18项之微电脑,其中,在上述第 三模式中,CPU系响应第三暂存器机构之第一设定値 ,迁移至处理上述第一区域之程式的状态,并将上 述抹除及写入控制程式传输至RAM中加以控制,并返 回至处理第三区域之程式的状态。 20.如申请专利范围第18或19项之微电脑,其中,具有 第二暂存器机构用以设定第二设定値以作为提供 允许抹除及写入控制程式储存至RAM之动作的资讯, 而上述非挥发性记忆体,系将该第二暂存器机构之 允许资讯被重设成第三设定値的作业,当作可进行 抹除及写入动作用的必要条件, 将对上述第二暂存器机构设定第二设定値的状态, 当作可对第三暂存器机构设定第一设定値用的必 要条件。 21.一种微电脑,其特征为: 包含CPU、和可进行抹除及写入的非挥发性记忆体, 非挥发性记忆体系具备有第一记忆垫(memory mat)及 第二记忆垫,第一记忆垫及第二记忆垫,系可利用 暂存器作排他性地选择, 在选择第一记忆垫的情况,则可对第一记忆垫抑止 抹除及写入动作, 在选择第二记忆垫的情况,则可将迁移至RAM上之程 式执行状态当作解除之必要条件而抑止抹除及写 入动作。 22.一种微电脑,其系具有CPU、和可进行抹除及写入 的非挥发性记忆体者,其特征为: 上述非挥发性记忆体,系包含以下之区域而成者: 第一区域,为了确立与外部间之介面而保有CPU所处 理的通信控制程式; 第二区域,利用上述CPU之通信控制程式的处理即可 确立与外部间之介面而可进行抹除及写入作业;以 及 第三区域,利用上述CPU之通信控制程式的处理即可 确立与外部间之介面而可进行抹除及写入作业,且 利用CPU之第二区域的程式处理即可进行抹除及写 入。 23.一种微电脑,其系用以安装在具有第一介面的安 装基板上者,其特征为,包含有: 中央处理装置;以及 非挥发性记忆体,具有第一记忆区域、第二记忆区 域及第三记忆区域, 上述第一记忆区域,系储存有确立使用与上述第一 介面不同之第二介面的通信协定用的第一通信处 理程式, 上述第二记忆区域,系储存有确立使用上述第一介 面之通信协定用的第二通信处理程式, 上述第三记忆区域,系储存有在指定之第一动作模 式中依上述中央处理装置而执行的控制程式。 24.如申请专利范围第23项之微电脑,其中上述第一 记忆区域,更储存有写入控制程式, 储存于上述第二记忆区域中的上述第二通信处理 程式,系能以依上述中央处理装置执行上述写入控 制程式及上述第一通信处理程式的第一写入模式, 写入上述第二记忆区域中。 25.如申请专利范围第24项之微电脑,其中,储存于上 述第三记忆区域中的上述控制程式,系能以上述第 一写入模式、或依上述中央处理装置执行储存于 上述第一记忆区域中的写入控制程式及上述第二 通信处理程式的第二写入模式中之任一个模式,写 入上述第三记忆区域中。 26.如申请专利范围第23项之微电脑,其中上述第一 介面系ATAPI介面、SCSI介面、或HCAN介面。 27.如申请专利范围第23项之微电脑,其中上述第二 介面系利用起止同步的序列介面。 28.如申请专利范围第23项之微电脑,其中上述非挥 发性记忆体,系具有复数个含有浮动闸的非挥发性 记忆单元。 29.如申请专利范围第28项之微电脑,其中上述非挥 发性记忆体,系快闪记忆体。 30.如申请专利范围第23项之微电脑,其中上述第一 记忆区域,更储存有抹除控制程式, 储存于上述第二记忆区域中的上述第二通信处理 程式,系能以依上述中央处理装置执行上述抹除控 制程式及上述第一通信处理程式的第一抹除模式, 自上述第二记忆区域中抹除。 31.如申请专利范围第30项之微电脑,其中,储存于上 述第三记忆区域中的上述控制程式,系能以上述第 一抹除模式、或依上述中央处理装置执行储存于 上述第一记忆区域中的抹除控制程式及上述第二 通信处理程式的第二抹除模式中之任一个模式,自 上述第三记忆区域中抹除。 32.如申请专利范围第31项之微电脑,其中上述第一 记忆区域,更储存有写入控制程式, 储存于上述第二记忆区域中的上述第二通信处理 程式,系能以依上述中央处理装置执行上述写入控 制程式及上述第一通信处理程式的第一写入模式, 写入上述第二记忆区域中。 33.如申请专利范围第32项之微电脑,其中,储存于上 述第三记忆区域中的上述控制程式,系能以上述第 一写入模式、或依上述中央处理装置执行储存于 上述第一记忆区域中的写入控制程式及上述第二 通信处理程式的第二写入模式中之任一个模式,写 入上述第三记忆区域中。 34.一种微电脑,其特征为,包含有: 中央处理装置;以及 非挥发性记忆体,具有第一记忆区域、第二记忆区 域及第三记忆区域, 上述第一记忆区域,系储存有确立使用第一介面之 通信协定用的第一通信处理程式与写入控制程式, 上述第二记忆区域,系储存有确立使用与上述第一 介面不同之上述第二介面的通信协定用的第二通 信处理程式, 上述第三记忆区域,系储存有在指定之第一动作模 式中依上述中央处理装置而执行的控制程式。 35.如申请专利范围第34项之微电脑,其中,储存于上 述第二记忆区域中的上述第二通信处理程式,系能 以依上述中央处理装置执行上述写入控制程式及 上述第一通信处理程式的第一写入模式,写入上述 第二记忆区域中。 36.如申请专利范围第35项之微电脑,其中,储存于上 述第三记忆区域中的上述控制程式,系能以上述第 一写入模式、或依上述中央处理装置执行储存于 上述第一记忆区域中的写入控制程式及上述第二 通信处理程式的第二写入模式中之任一个模式,写 入上述第三记忆区域中。 37.如申请专利范围第34项之微电脑,其中上述第一 记忆区域,更储存有抹除控制程式, 储存于上述第二记忆区域中的上述第二通信处理 程式,系能以依上述中央处理装置执行上述抹除控 制程式及上述第一通信处理程式的第一抹除模式, 自上述第二记忆区域中抹除。 38.如申请专利范围第37项之微电脑,其中,储存于上 述第三记忆区域中的上述控制程式,系能以上述第 一抹除模式、或依上述中央处理装置执行储存于 上述第一记忆区域中的抹除控制程式及上述第二 通信处理程式的第二抹除模式中之任一个模式,自 上述第三记忆区域中抹除。 39.如申请专利范围第34项之微电脑,其中上述第一 介面,系选自ATAPI介面、SCSI介面、或HCAN介面中之 至少一个介面。 40.如申请专利范围第34项之微电脑,其中上述第二 介面,系利用起止同步的序列介面。 41.如申请专利范围第34项之微电脑,其中上述非挥 发性记忆体,系具有复数个含有浮动闸的非挥发性 记忆单元。。 42.如申请专利范围第41项之微电脑,其中上述非挥 发性记忆体,系快闪记忆体。 图式简单说明: 图1系本发明微电脑之一例的方块图。 图2系显示CPU2之具体例的方块图。 图3系例示快闪记忆体之记忆垫的说明图。 图4系例示依每一快闪记忆体之记忆垫的各动作模 式而进行之存取态样的说明图。 图5系以模型显示CPU所执行之程式所在处及依执行 而产生作用的说明图。 图6系例示快闪记忆体之抹除及写入保护用之逻辑 构成的逻辑电路图。 图7系CPU之操作在使用者记忆垫与使用者开机记忆 垫之做切换时的状态迁移图。 图8系程式模式判定处理的流程图。 图9系写入器模式处理的流程图。 图10系开机模式处理的流程图。 图11系使用者开机模式处理的流程图。 图12系使用者模式处理的流程图。 图13系图11之步骤S42及图12之步骤S54之写入/抹除处 理的流程图。 图14系着眼于图13之写入处理的概略流程图。 图15系例示对RAM之传输处理(T1)之详细的流程图。 图16系例示写入初期化处理(T2)之详细的流程图。 图17系例示写入执行(T3)之详细的流程图。 图18系例示图16之写入初期化时内建RAM、写入程式 、初期化处理、暂存器(R4、R5)间之资料连接关系 的说明图。 图19系例示写入时RAM、通用暂存器(R4、R5)、写入 程式间之资料连接关系的说明图。 图20系写入程式对应图17之步骤T35的处理流程图。 图21系着眼于图13之抹除处理的概略流程图。 图22系例示抹除初期化处理(T6)之详细的流程图。 图23系例示抹除执行(T7)之详细的流程图。 图24系例示图22之抹除初期化时内建RAM、抹除程式 、初期化处理、暂存器(R4、R5)间之资料连接关系 的说明图。 图25系例示抹除时RAM、通用暂存器(R4、R5)、抹除 程式间之资料连接关系的说明图。 图26系抹除程式对应图23之步骤T74的处理流程图。 图27系可抑止因CPU在使用者分支(user branch)处超出 控制范围而破坏快闪记忆体之记忆资讯的事态之 使用者分支处理的流程图。 |
