等离子体平板显示器寻址驱动芯片制备方法

摘要

本发明公开了一种等离子体平板显示器选址驱动芯片制备方法。主要解决现有PDP选址驱动芯片的高低压兼容问题和生产成本高的问题。采用在不同的外延块上实现高压VDMOS、LDMOS管，低压NPN、CMOS管的一体化集成，其主要过程是：备片，制作N型埋层、P型埋层，长外延层；制作N+深入区、P阱、P场、N场；场氧化、调整阈值电压、栅氧化、淀积并光刻多晶硅；硼注入、N+磷注入、P+硼注入，分别形成所述四种管子的主要区域，最后经退火、淀积SiO₂与硼磷硅玻璃、淀积与光刻金属层和介质层、钝化后进行合金，完成整个集成器件的制作。本发明具有生产成本低，耐压及电流能力强的优点，可用于制作各种高电压的功率集成电路。

主权项

1.一种等离子体平板显示器选址驱动芯片制备方法，是将高压大功率LDMOS、VDMOS管与低压小信号NPN、CMOS管集成在一起，具体过程如下：1).在衬底(1)上进行N型埋层(2)、P型埋层(3)淀积，分别形成各个器件的外延与衬底间的埋层和隔离墙的下隔离区，并在衬底表面生长外延层(4)；2).在所述外延层上深磷注入形成N+深入区，将该深入区与N型埋层(2)相接，形成了VDMOS管的漏区引出(5V)和NPN管的集电区引出(5N)；之后，再进行P阱硼注入，并进行推阱，形成CMOS管的P型阱区(6C)及隔离墙的上隔离区(6)；之后，分别进行P场硼注入和N场磷注入，形成了LDMOS管的漏区漂移区(7D)与源区漂移区(7S)；3).对完成上述1～2步操作后的外延层表面进行场氧化，并对CMOS器件的阈值电压进行调整；接着再进行栅氧化；之后，进行多晶硅的淀积与光刻，分别形成CMOS管的多晶硅栅(11CG)与LDMOS管的多晶硅栅(11LG)、VDMOS管的多晶硅栅(11VG)与外围多晶硅栅(11GW)，以及分别形成LDMOS管多晶硅的场板(11LF)、VDMOS管多晶硅的场板(11VF)及外围多晶硅栅(11GW)延伸部分形成的场板(11GF)、多晶硅连线；4).对完成上述1～3步操作后的外延层表面进行硼注入，形成NPN管的基区(12N)和VDMOS管的体区(12V)，同时形成LDMOS管漏区的扩散保护环(12L)；之后，进行N+磷注入，形成VDMOS管的漏区接触(13D)与源区(13S)、低压CMOS中的NMOS管的源漏区(13C)、NPN管的集电区接触(13NC)和发射区(13NE)；之后，再进行P+硼注入，分别形成了LDMOS管的源漏区接触(14L)、低压CMOS中的PMOS管的源漏区(14C)、NPN管的基区接触(14N)；5).对完成上述1～4步操作后的外延层表面进行离子注入退火，将多晶硅、VDMOS管、LDMOS管和CMOS管源漏区注入的杂质离子激活，并将源漏结推进后，进行后期处理，完成整个集成器件的制作。