| 主权项 |
1.一种动态随机存取记忆胞,包括: 一半导体柱体,配置于一基底上; 一电容器,配置于该半导体柱体之下部的一侧壁上 ,且该电容器包括: 一第一电极,配置于该半导体柱体之下部的该侧壁 上; 一介电层,覆盖于该半导体柱体之下部的该侧壁上 ; 一第二电极,覆盖于该介电层上;以及 一垂直式电晶体,配置于该半导体柱体之上部的该 侧壁上,且该垂直式电晶体包括: 一第一掺杂区,位于该半导体柱体之该侧壁中,并 与该电容器之该第二电极相连接; 一第二掺杂区,位于该半导体柱体顶部之中; 一闸极,配置在该第一掺杂区与该第二掺杂区间之 该侧壁上;以及 一闸绝缘层,配置在该闸极与该侧壁间。 2.如申请专利范围第1项所述之动态随机存取记忆 胞,其中该第一掺杂区以及该闸极系围绕在该半导 体柱体周围。 3.如申请专利范围第1项所述之动态随机存取记忆 胞,该第二电极系具有一顶部,且该顶部系与该第 一掺杂区接触。 4.如申请专利范围第3项所述之动态随机存取记忆 胞,其中该第二电极之该顶部系藉由一绝缘层而与 该闸极分隔。 5.如申请专利范围第1项所述之动态随机存取记忆 胞,其中该第一电极、该介电层以及该第二电极系 围绕在该半导体柱体周围。 6.如申请专利范围第5项所述之动态随机存取记忆 胞,更包括一环状绝缘层,围绕于该半导体柱体周 围,并被该第二电极之一上部覆盖。 7.如申请专利范围第6项所述之动态随机存取记忆 胞,其中该第二电极包括: 一第一导电层,围绕在该环状绝缘层之周围; 一第二导电层,配置在该第一导体及该环状绝缘层 之下;以及 一第三导电层,配置在该第一导体及该环状绝缘层 之上,并与该第一掺杂区相连接。 8.如申请专利范围第1项所述之动态随机存取记忆 胞,其中该闸极系配置在一绝缘层之下方,且该绝 缘层之上表面系与该半导体柱体之上表面近乎共 平面。 9.一种动态随机存取记忆体阵列,包括: 多数行与多数列之记忆胞,配置于一基底上,且每 一该些记忆胞包括: 一半导体柱体,配置于该基底上; 一电容器,配置于该半导体柱体之下部的一侧壁上 ,且该电容器包括: 一第一电极,配置于该半导体柱体之下部的该侧壁 上; 一介电层,覆盖于该半导体柱体之下部的该侧壁上 ;以及 一第二电极,覆盖于该介电层上; 一垂直式电晶体,配置于该半导体柱体之上部的该 侧壁上,且该垂直式电晶体包括: 一第一掺杂区,位于该半导体柱体之该侧壁中,并 与该电容器之该第二电极相连接; 一第二掺杂区,位于该半导体柱体的一顶部之中; 一闸极,配置在该第一掺杂区与该第二掺杂区间之 该侧壁上;以及 一闸绝缘层,配置在该闸极与该侧壁间; 多数条位元线,每一该些位元线在单一列中系与该 些记忆胞之该些第二掺杂区相连接;以及 多数条字元线,每一该些字元线在单一行中系与该 些记忆胞之该些闸极相连接。 10.如申请专利范围第9项所述之动态随机存取记忆 体阵列,其中每一该些位元线在单一列中系与该些 记忆胞之该些第二掺杂区直接接触。 11.如申请专利范围第9项所述之动态随机存取记忆 体阵列,其中该些记忆胞中之该些闸极在单一行中 系互相连接以形成一闸极线。 12.如申请专利范围第11项所述之动态随机存取记 忆体阵列,其中该闸极线可直接作为一字元线。 13.如申请专利范围第11项所述之动态随机存取记 忆体阵列,其中一字元线系在两个该些半导体柱体 之间透过至少一接触窗,而与该闸极线电性连接。 14.如申请专利范围第13项所述之动态随机存取记 忆体阵列,其中该些字元线系与该些位元线相交; 而且该动态随机存取记忆体阵列更包括: 一顶盖层,配置于每一该些位元线上;以及 一保护间隙壁,配置于每一由该些位元线及该些顶 盖层所构成之结构的该侧壁上。 15.如申请专利范围第9项所述之动态随机存取记忆 体阵列,其中每一该些记忆胞中之该第一掺杂区与 该闸极系围绕于其所对应之该半导体柱体的周围 。 16.如申请专利范围第9项所述之动态随机存取记忆 体阵列,其中所有该些记忆胞中之该些第一电极系 藉由该基底之一掺杂表层而在该些半导体柱体之 间电性连接,以作为一共用电极。 17.如申请专利范围第9项所述之动态随机存取记忆 体阵列,其中该第二电极系具有一顶部,且该顶部 系与所对应之该第一掺杂区直接接触。 18.如申请专利范围第17项所述之动态随机存取记 忆体阵列,其中该第二电极之该顶部系藉由一绝缘 层而与其所对应之该闸极分隔。 19.如申请专利范围第9项所述之动态随机存取记忆 体阵列,其中该第一电极、该介电层以及该第二电 极系围绕在该半导体柱体周围。 20.如申请专利范围第19项所述之动态随机存取记 忆体阵列,更包括一环状绝缘层,围绕于该半导体 柱体周围并被该第二电极之一上部覆盖。 21.如申请专利范围第20项所述之动态随机存取记 忆体阵列,其中该第二电极包括: 一第一导电层,围绕在该环状绝缘层之周围; 一第二导电层,配置在该第一导体及该环状绝缘层 之下;以及 一第三导电层,配置在该第一导体及该环状绝缘层 之上,并与对应之该第一掺杂区相连接。 22.如申请专利范围第9项所述之动态随机存取记忆 体阵列,其中每一该闸极系位于一绝缘层下,且该 绝缘层之上表面系与对应的该半导体柱体之上表 面近乎共平面。 23.一种动态随机存取记忆体阵列的制造方法,包括 : 图案化一半导体基底,以在该基底上形成多数行与 多数列之半导体柱体; 于每一该些半导体柱体之一侧壁的一下部上形成 一电容器; 将一第一绝缘层部分地填入该些半导体柱体间之 间隙,用以覆盖该些电容器; 于该第一绝缘层上之每一该些半导体柱体的该侧 壁上形成一电晶体之一闸极结构,该闸极结构包括 一闸极以及位于该闸极与该半导体柱体之间的一 闸绝缘层; 于每一该些半导体柱体之该侧壁中形成该电晶体 之一第一掺杂区,与相同之该半导体柱体之该侧壁 上的该电容器相连接; 于每一该些半导体柱体的一顶部形成该电晶体之 一第二掺杂区; 将一第二绝缘层部分地填入该些半导体柱体间之 间隙,用以覆盖该电晶体; 于该基底上形成多数条位元线,其中每一该些位元 线在单一列中系与该电晶体之该第二掺杂区电性 连接;以及 于该基底上形成多数条字元线,其中每一该些字元 线在单一行中系与该电晶体之该闸极相连接。 24.如申请专利范围第23项所述之动态随机存取记 忆体阵列的制造方法,其中于每一该些半导体柱体 之该侧壁的该下部上形成该电容器之方法包括: 掺杂该基底之表层与该些半导体柱体的该下部之 该侧壁以形成一共用电极; 形成一介电层围绕每一该些半导体柱体的该侧壁 之该下部周围; 形成一上电极以覆盖该介电层,该上电极与对应之 该第一掺杂区相连接。 25.如申请专利范围第24项所述之动态随机存取记 忆体阵列的制造方法,其中该上电极之顶端系高于 该介电层之顶端,而且在每一该些半导体柱体之该 侧壁的该下部上形成该电容器之方法更包括: 在形成该上电极前,先于该介电层上方之该半导体 柱体的该侧壁上形成一环形绝缘层,以使该环形绝 缘层围绕着该半导体柱体,且被该上电极之一上部 覆盖住。 26.如申请专利范围第25项所述之动态随机存取记 忆体阵列的制造方法,其中该上电极系包括一掺杂 半导体材质,且位于该环形绝缘层上方之该上电极 之一顶部系与该半导体柱体直接接触,以便掺质在 形成该上电极之后的热制程中,由该上电极之该顶 部扩散至该半导体柱体的该侧壁中,以形成该第一 掺杂区。 27.如申请专利范围第26项所述之动态随机存取记 忆体阵列的制造方法,其中形成该介电层、该上电 极以及该环形绝缘层之方法包括: 于该基底及该些半导体柱体上形成一共形之介电 层; 于该些半导体柱体间形成一第一导电层,以覆盖该 共形之介电层下部; 移除未被该第一导电层所覆盖之部分该介电层; 于该第一导电层上之每一该些半导体柱体之该侧 壁上形成一绝缘间隙壁; 于该些半导体柱体间形成一第二导电层以覆盖该 绝缘间隙壁下部; 移除未被该第二导电层所覆盖之部分每一该些绝 缘间隙壁,以在每一该些半导体柱体上形成一环形 绝缘层; 于该些半导体柱体间以及该环形绝缘层及该第二 导电层上形成一第三导电层; 于该些第三导电层上的每一该些半导体柱体的该 侧壁上形成一罩幕间隙壁;以及 利用该罩幕间隙壁作为罩幕,依序蚀刻该第三导电 层、该第二导电层以及该第一导电层,以形成每一 该些半导体柱体之一上电极。 28.如申请专利范围第26项所述之动态随机存取记 忆体阵列的制造方法,其中形成该介电层、该上电 极以及该环形绝缘层之方法包括: 于该基底及该些半导体柱体上形成一共形之介电 层; 于每一该些半导体柱体之该侧壁上形成一导体间 隙壁,并覆盖住部分该共形之介电层; 于该些半导体柱体间形成一绝缘层,以覆盖该些导 体间隙壁下部; 移除该些未被该绝缘层所覆盖之部分该导体间隙 壁以及部分该介电层; 于该绝缘层上之每一该些半导体柱体的该侧壁上 形成一绝缘间隙壁,且该绝缘间隙壁系暴露出其所 对应之该导体间隙壁之部分上表面; 于该些半导体柱体间形成一第二导电层,以覆盖该 些绝缘间隙壁下部; 移除未被该第二导电层所覆盖之部分每一该些绝 缘间隙壁,以在每一该些半导体柱体的该侧壁上形 成一环形绝缘层; 于该些半导体柱体间以及该些环形绝缘层及该第 二导电层上形成一第三导电层; 于该第三导电层上之每一该些半导体柱体的该侧 壁上形成一罩幕间隙壁;以及 利用该罩幕间隙壁作为罩幕,依序蚀刻该第三导电 层以及该第二导电层,以形成每一该些半导体柱体 之一上电极,其中该上电极包括有一导体间隙壁、 部分之该第二导电层以及部分之该第三导电层。 29.如申请专利范围第23项所述之动态随机存取记 忆体阵列的制造方法,其中于该第一绝缘层上之每 一该些半导体柱体的该侧壁上形成该电晶体之该 闸极结构的方法包括: 于该第一绝缘层上之每一该些半导体柱体的该侧 壁上形成一闸绝缘层; 于该些半导体柱体间之该第一绝缘层上形成一导 电层,且该导电层系具有一上表面,而该上表面系 低于该半导体柱体之上表面; 于该导电层上之每一该些半导体柱体的该侧壁上 形成一罩幕间隙壁; 于该基底上形成一罩幕层,包括多数个线形图案, 其中每一该些线形图案在单一行中系由该些半导 体柱体上方经过而成一连续图案;以及 利用该罩幕间隙壁以及该罩幕层作为罩幕,蚀刻该 导电层,以在每一该些半导体柱体的该侧壁上形成 一闸极,其中该些半导体柱体上的该些闸极在单一 行中系藉由相同行的该些半导体柱体间之该导电 层而互相连接,以形成一闸极线。 30.如申请专利范围第29项所述之动态随机存取记 忆体阵列的制造方法,其中单一行中之该闸极线系 可直接作为该电晶体之一字元线。 31.如申请专利范围第29项所述之动态随机存取记 忆体阵列的制造方法,其中一字元线系形成于该位 元线上并与其相交,以在对应之行中的该些半导体 柱体间,透过至少一接触窗而与其所对应之该闸极 线电性连接。 32.如申请专利范围第23项所述之动态随机存取记 忆体阵列的制造方法,于该第一绝缘层上之每一该 些半导体柱体的该侧壁上形成该电晶体之该闸极 结构包括: 于该第一绝缘层上之每一该些半导体柱体的该侧 壁上形成一闸绝缘层; 于该些半导体柱体及该第一绝缘层上形成一共形 之导电层,并覆盖住该闸绝缘层; 于该些半导体柱体间形成一第一罩幕层以覆盖住 该共形之导电层下部; 于该共形之导电层及该第一罩幕层上形成一第二 罩幕层,包括多数个线形图案,其中每一该些线形 图案在单一行中系由该些半导体柱体上方经过而 成一连续图案; 移除未被该第二罩幕层所覆盖之部分该第一罩幕 层; 移除该第二罩幕层;以及 利用所剩余之该第一罩幕层作为罩幕,非等向性蚀 刻该共形之导电层,直到该共形之导电层之上表面 实质低于该半导体柱体之上表面,以便于在每一该 些半导体柱体的该侧壁上形成似间隙壁之一闸极, 其中该些半导体柱体上的该些闸极在单一行中系 经由相同行的该些半导体柱体间之该导电层而互 相连接,以形成一闸极线。 33.如申请专利范围第32项所述之动态随机存取记 忆体阵列的制造方法,其中单一行中之该闸极线系 可直接作为该电晶体之一字元线。 34.如申请专利范围第32项所述之动态随机存取记 忆体阵列的制造方法,其中一字元线形成于该位元 线上并与其相交,以在其所对应之行中的该些半导 体柱体间,透过至少一接触窗而与其所对应之该闸 极线电性连接。 35.如申请专利范围第23项所述之动态随机存取记 忆体阵列的制造方法,每一该些位元现在单一列中 系与该些电晶体之该些第二掺杂区直接接触。 36.如申请专利范围第23项所述之动态随机存取记 忆体阵列的制造方法,其中该些半导体柱体上的该 些闸极在单一行中系藉由相同行的该些半导体柱 体间之该导电层而互相连接,以形成该闸极线,而 形成该些字元线之步骤包括: 于该基底上形成一介电层,并覆盖住该些位元线; 以及 形成至少一接触窗穿过该介电层以及于该介电层 上形成一字元线,以与该闸极线电性连接,其中该 接触窗直接接触同行之二该些半导体柱体间的该 导电层。 37.如申请专利范围第36项所述之动态随机存取记 忆体阵列的制造方法,其中 每一该些位元线系形成有一顶盖层配置于其上;以 及该制造方法更包括: 在形成该介电层前,于每一该些由该些位元线与其 所对应之该些顶盖层所构成之结构的该侧壁上形 成一保护间隙壁。 38.如申请专利范围第36项所述之动态随机存取记 忆体阵列的制造方法,其中该接触窗及该字元线系 以一镶嵌制程形成的。 图式简单说明: 第1图至第16图是绘示本发明之一较佳实施例的动 态随机存取记忆体(Dynamic Random Access Memory, DRAM)阵 列之制造流程图。其中,第1图至第6图是绘示DRAM阵 列之电容器的制造流程图,第7图至第12图是绘示 DRAM阵列之垂直式电晶体的制造流程图,而第13图至 第16图则是绘示后续制程之制造流程图,包括位元 线及字元线之制造流程图。 第2A图至第6A图是本发明之另一较佳实施例的动态 随机存取记忆体阵列中,其电容器的制造流程剖面 图。 第7A图至第10A图是本发明之另一较佳实施例的动 态随机存取记忆体阵列中,其垂直式电晶体之闸极 结构的制造流程剖面图。 |
